с закомментированными строками было 112 ячеек
заменил Z на 1 на 6 выходах RGB стало 106 и компилируется без ошибок
если заменить Z только на одном выходе - станет 114 и компилируется без ошибок

Выводы:
1. Каждый сигнал или шина с z состоянием занимает примерно на одну ячейку больше
2. Таких сигналов или шин может быть не более 6.

Может RGB выходы в две шины объединить по три сигнала...

Может переделать на VERILOG...

Для RGB надо выход с открытым коллектором. Не знаю как сделать...

Для шины данных на ОЗУ тоже не нужно z состояние - достаточно in и out. Не знаю как сделать...

Будет ли работать если использовать тактовые импульсы 14 МГц не глобальный CLK, как сейчас временно сделано, а после инвертора использовать в процессах?