Да, всё это можно сделать и на DE1, и на маленькой платке с CYCLON II. Если вынести проц наружу, то и первого циклона хватит (12$).Сообщение от Error404
Сейчас, только подумаю как это "оформить"
Да, всё это можно сделать и на DE1, и на маленькой платке с CYCLON II. Если вынести проц наружу, то и первого циклона хватит (12$).
Сейчас, только подумаю как это "оформить"
ScorpEvo ZS 1024 turbo+ CF-HDD/FDD/Mouse/SMUC 3.1/ProfROMse/NeoGS/ZC
Сайт с документацией к "Scorpion ZS 256"
С любовью к вам, Yandex.Direct
Вот, собственно, состояние сигналов на сегодня.
green - это выход видео. Разряды данных я выставил в "01010101", чтобы было наглядней.
Синхра настроена.
Разряды адреса, как видно, при чтении каждого байта из видеоОЗУ переключаются из "Z" в требуемое состояние. Чтение происходит когда три младших разряда Н-счетчика становятся равными "0".
А вот сигнал clk_cpu самый интересный
Слева видно нормальный его период (5Мгц), а дальше начинает вмешиваться видеогенератор. Принцип такой - сигнал clk_cpu инвертируется если нет обращения плисины к видеоОЗУ. Если обращение есть, то он инвертируется следующим клоком 5Мгц. Одновременно с приостановкой тактовой процессора выдается сигнал на отключение буфера адреса "процессор - ОЗУ" и буфера данных. Буфера сделаны по принципу Speccy-2007. По окончании цикла чтения видеогенератором буфера снова включаются и затем идет следующий клок процессору.
Какие будут разумные мысли по этому поводу? Только "не умничай, ты пальцем покажи"
Да, основной клок вверху - 20Мгц.
Последний раз редактировалось Ewgeny7; 11.02.2009 в 22:37.
Сайт с документацией к "Scorpion ZS 256"
Ну собственно пальцем пока не покажуА вот сигнал clk_cpu самый интересный
Слева видно нормальный его период (5Мгц), а дальше начинает вмешиваться видеогенератор. Принцип такой - сигнал clk_cpu инвертируется если нет обращения плисины к видеоОЗУ. Если обращение есть, то он инвертируется следующим клоком 5Мгц. Одновременно с приостановкой тактовой процессора выдается сигнал на отключение буфера адреса "процессор - ОЗУ" и буфера данных. Буфера сделаны по принципу Speccy-2007. По окончании цикла чтения видеогенератором буфера снова включаются и затем идет следующий клок процессору.
Какие будут разумные мысли по этому поводу? Только "не умничай, ты пальцем покажи"
Если сигнал clk_cpu является клоком для проца, то это неправильно однозначно я так думаю.
Лучше скажем так, у тебя есть код стандартного синхрогенератора Ориона и он у тебя работает. Далее ты запихал вместо ВМ80 Z80 по схеме Радио, так?!
Эту тему просматривают: 1 (пользователей: 0 , гостей: 1)
Ваши права
Ответить с цитированием
