Цитата Сообщение от Mikka_A Посмотреть сообщение
осталось малость.. найти старый телик... =)))
В альтеру мелкую запихать - десять минут. У тебя их вагон. Только ключики на усиление мощности надо ставить.

---------- Post added at 20:48 ---------- Previous post was at 20:22 ----------

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;

entity ID is
port(
a : in std_logic_vector(3 downto 0);
d : out std_logic_vector(6 downto 0);
oe : in std_logic
);
end ID;

architecture rtl of ID is

begin
process(oe,a)
begin
if oe = '0' then
case a(3 downto 0) is
when "0000" =>d(6 downto 0)<="1111110";
when "0001" =>d(6 downto 0)<="0110000";
when "0010" =>d(6 downto 0)<="1101101";
when "0011" =>d(6 downto 0)<="1111001";
when "0100" =>d(6 downto 0)<="0110011";
when "0101" =>d(6 downto 0)<="1011011";
when "0110" =>d(6 downto 0)<="1011111";
when "0111" =>d(6 downto 0)<="1110000";
when "1000" =>d(6 downto 0)<="1111111";
when "1001" =>d(6 downto 0)<="1111011";
when others =>d(6 downto 0)<="0000000";
end case;
else d(6 downto 0)<="ZZZZ";
end if;
end process;
end rtl;

Думаю, что понять это не очень сложно