Альтернативный ZX Spectrum 1982г для игрового применения

[Barmaley_m]

Самая критическая операция от процессора Z80 - вычитка первого кода операции, которая занимает 2 такта. Остальные чтения/записи берут 3 такта, и в них вклиниться легко.

Идея в том, что процессор никогда не допускается на шину памяти дольше, чем на 1 такт. В цикле M1 обращение к памяти длится полтора такта, из них во время одного процессор будет допущен на шину. В остальных циклах обращения к памяти процессор активирует MREQ на 2 такта, и из них опять же, во время одного ему будет предоставлен доступ к памяти.

Процессор обращается к памяти гарантированно не чаще, чем 1 раз за 2 такта, поэтому из каждых двух идущих подряд тактов один можно предоставить видеоконтроллеру, чего как раз достаточно для его нужд. Одно знакоместо по горизонтали занимает 4 такта, для него надо считать 2 байта (пиксели и атрибут).

В советских клонах не используется доступ к памяти в пределах одной строки без активации RAS. Это было бы слишком сложно в реализации.

У Вас сколько тактов берёт вычитка байта и атрибута видеопамяти?

По 1 такту на то и другое.

Вы их поподряд читаете, или можно и прервать?

Можно прервать. Схема арбитра "Орель БК" позволяет иметь максимум 2 такта между считыванием байта пикселей и атрибута, но на практике больше одного такта не бывает, т.к. процессор никогда не обращается к памяти 2 такта подряд.
[QUOTE=predatoralpha;458699]А доступ к памяти для процессора сколько тактов берёт?[COLOR="Silver"]
1 такт.

А память с каким временем доступа применяется? Те же 150 наносекунд что и в оригинале или более быстрая?

Память работает с постоянной частотой RAS и CAS 3.5МГц. Период составляет 285нс - этого достаточно для РУ5В и может быть даже для РУ5Г. Во всяком случае, в большинстве клонов ставится РУ5Г.

[Advertiser]

[ZEK]

Байт и атрибут должны лежать в одной строке.

зачем?
прозрачный доступ делается очень просто, такты процессора делятся пополам, даже при выборке копа 1 такт можно использовать для целей формирования картинки, видеогенератору надо поток данных в 1.75мгц что ровно в половину меньше частоты процессора. Итого если начинать читать данные в буфер на 1 такт раньше чем надо - получтся, что либо в текущем, либо в предыдущем такте будут данные для видеогенератора. Что бы совместить атрибуты и пиксели хватает 4х битного сдвигового регистра.

---------- Post added at 13:21 ---------- Previous post was at 13:21 ----------

Те же 150 наносекунд что и в оригинале или более быстрая?

Обычная тормозная РУ5Г

[Lethargeek]

в своём специалисте (...) сколько тактов берёт вычитка байта и атрибута видеопамяти? Вы их поподряд читаете, или можно и прервать?

Там же атрибуты в отдельной памяти, напрямую процессору недоступной

[predatoralpha]

Гм..
Как я понимаю, для Спектрума был выбран максимально простой автомат. Два такта чтения (байт и атрибут) и два байта пропуска. Что бы не конфликтовать с процессором - проц просто отрубался.

[Barmaley_m]

Не факт, что использование задержек - это самая простая реализация арбитража. В конце концов, им все равно нужно было где-то иметь сигнал конфликта процессора и памяти, нужно было иметь какую-то логику прекращения подачи тактовых импульсов и т.д. В совокупности это может быть ничем не проще, чем реализация "Пентагона" и "Орели" без задержек. Но чтобы предметно говорить, надо рассмотреть оба варианта схемы в пределе их упрощения.

[predatoralpha]

Не факт, что использование задержек - это самая простая реализация арбитража. В конце концов, им все равно нужно было где-то иметь сигнал конфликта процессора и памяти, нужно было иметь какую-то логику прекращения подачи тактовых импульсов и т.д. В совокупности это может быть ничем не проще, чем реализация "Пентагона" и "Орели" без задержек. Но чтобы предметно говорить, надо рассмотреть оба варианта схемы в пределе их упрощения.

Как по мне, то в оригинальном самая примитивная схема арбитража. Если идет запрос в память/порт, то тупо вырубать. Только для памяти проверяются А14 и А15.
Вырубается, похоже, на все эти 32 пары чтения, по 4 такта на пару. Какое-либо вклинивание в паузы вообще не предусмотрено. Так что примитивно до ужаса.

Если бы не было 3-х тактового чтения/записи, то возможно что как-то вклинивали бы на 2 такта. А так - сэкономили на тригерах.

[Barmaley_m]

Как по мне, то в оригинальном самая примитивная схема арбитража.

Ну вот на каком основании ты так считаешь? Ты сравнивал схему арбитража синклера и советских клонов? Может быть схемы советских клонов с "прозрачным" доступом к памяти даже проще, чем блокирующая синклерская. Схему синклерского арбитража - в студию. Без этого говорить не о чем.

[predatoralpha]

Ну вот на каком основании ты так считаешь? Ты сравнивал схему арбитража синклера и советских клонов? Может быть схемы советских клонов с "прозрачным" доступом к памяти даже проще, чем блокирующая синклерская. Схему синклерского арбитража - в студию. Без этого говорить не о чем.

Можешь глянуть, что раскопал Крис Смит:
http://www.zxdesign.info/docs/waitGen-1.17.pdf
Схема вроде не предполагает вклинивания.

Кроме того есть разные "проще". Есть проще в количестве логических элементов/тригерров. Есть проще в разработке/отладке на макете. Это разные проще.

[Barmaley_m]

Можешь глянуть, что раскопал Крис Смит:

Спасибо, понятно. Схема довольно сложная. Для сравнения прилагаю схему арбитра памяти Орель БК-08. Как говорится, почувствуйте разницу.

В реальном компьютере вместо IC3A стоит более сложная схема, предназначенная для реализации теневого ОЗУ и других дополнительных возможностей "Орели" по сравнению с оригинальным ZX, а если бы требовалась только функциональность ZX, то достаточно было бы только элемента, который я показал как IC3A. Остальные элементы, показанные на моей схеме, соответствуют реальным элементам схемы "Орели", и я указал их обозначения на схеме DD7.1, DD9.2, DD15.1.

Логика работы этой схемы следующая. Если обнаружено обращение процессора в память по адресам 4000-FFFF - то формируется активный низкий уровень сигнала /CSM - запрос обращения к ОЗУ. Далее, если процессору в этом цикле обращения к памяти доступ к ОЗУ еще не был предоставлен - то с триггера DD15.1 формируется низкий уровень сигнала /HM - это выход арбитра. Он там формируется не более чем на 1 такт, после чего снова возвращается в исходное состояние лог. 1.

Так как циклы обращения к памяти Z80 не длятся более 2 тактов, то за каждое обращение к памяти на сигнале /HM будет сформирован один импульс отрицательной полярности длительностью в 1 такт.

Кроме того есть разные "проще". Есть проще в количестве логических элементов/тригерров. Есть проще в разработке/отладке на макете. Это разные проще.

Ну вот, теперь у тебя появилась возможность сравнить обе схемы и проанализировать их. Какая из них, с твоей точки зрения, проще для понимания и наладки?

[Blade]

Barmaley_m, Вот схема. У ULA мало ножек, поэтому шина данных медленной памяти и шина данных порта FE совмещены.