Здесь похоже на то, что одна из микросхем памяти на симме полностью в отключке (на нее, возможно, не идет питание, RAS, CAS, WE и так далее). Ведь микросхемы все четырехбитные. И на первой твоей картинке явно видно, что 4 из 8 бит памяти не работают. Сколько микросхем всего на симме? Может где-то контакта нет?Сообщение от oracleua
Поясни, в чем заключаются артефакты? Там экран должен медленно заполняться черно-белым атрибутом. На картинке видно, что верхняя строка потихоньку заполняется, на ней артефактов нет. А то, что находится в области атрибутов до ее заполнения - это не артефакты, там вообще может быть все, что угодно, после включения-то питания.
То, что тест-128 показывает сбой только при одной комбинации сигналов A17,A18,A19, говорит о том, что, возможно, симм неисправен. Попробуй другой симм, проведи с ним тот же тест (подай все 8 комбинаций на A17,A18,A19).
Тут явно не просто память сбоит или времянки, а что-то другое на плате компьютера, может где-то обрыв или замыкание.
---------- Post added at 13:30 ---------- Previous post was at 13:12 ----------
Поясняю словами, как этот сигнал формируется. На память подается сигнал /WEM с выхода элемента DD7.3 (ЛЛ1), на который в свою очередь приходят сигналы /WR процессора и /HM - арбитр доступа к памяти между видеоконтроллером и процессором. При уровне лог. 0 на этом сигнале процессору предоставляется один цикл доступа к памяти. /HM вырабатывается триггером DD15.1, который тактируется от C2 (он же CLK процессора, он же /RAS памяти).
Логика работы этого триггера следующая. На его вход D подается сигнал CSHM, формируемый элементом ЛЛ1 (DD9.2) из сигналов /CSM и HM. /CSM - это сигнал выборки ОЗУ, формируется из /MREQ и адресных сигналов. HM - это инверсный выход триггера DD15.1. При подаче на /CSM постоянного уровня лог. 0 DD15.1 превращается в счетный триггер и имеет на выходе частоту 1.75МГц, предоставляя каждый следующий цикл C2 для доступа в память поочередно процессору и видеоконтроллеру. Поскольку /MREQ процессора не может находиться в активном уровне более двух тактов - то режим счетного триггера в схеме не реализуется, и она работает так, что следующий за активацией /CSM цикл C2 предоставляется для доступа в память процессору, а последующий за ним - видеоконтроллеру. Данная схема - то, как в "Орели" реализован прозрачный, безвейтовый доступ процессора к памяти. Полагаю, что в "Пентагоне", также имеющем прозрачный доступ к памяти, сделано нечто подобное.
Я все-таки не рекомендую вносить во временные диаграммы аналоговые задержки, так же как манипулировать напряжением питания. При ремонте и расширении "Орелей" мне это никогда не помогало.
---------- Post added at 13:48 ---------- Previous post was at 13:30 ----------
Oracleua, еще одна идея. Проверь и убедись, что в твоей схеме расширения нет неподключенных входов микросхем. А то помню, мы с тобой наломали дров из-за неподключенных входов S ТМ2. Например, буфер записи в память, ИР22, его 11 вывод куда подключен?
Ответить с цитированием