Радио-86РК: Реализация компьютера на ПЛИС

[ivagor]

Как я уже писал (а потом стер) - пошел по пути наименьшего сопротивления и переделал SDRAM_Controller.v в SRAM_Controller.v
Убрал рефреш и еще пару состояний, в итоге чтение и запись стали по 4 такта (думаю, это не предел, но пока меньше просто не пробовал).
Теперь работают варианты РК:
1. SRAM [0-3FFF]+internal RAM [4000-7FFF], но он и раньше с моим самопальным "контроллером SRAM" работал.
2. Гораздо более интересный вариант SRAM [0-7FFF]+SDRAM [0-7FFF]. В SRAM пишет процессор, а читает только видео (причем, если надо, и из адресов 0000-3FFF тоже, т.е., например SPITON показывает "картинку" при старте, в отличие от п.1). К SDRAM имеет доступ только процессор. Наверно по такому принципу можно и другие компы под мою хитрую DE1 переделать.

[ivagor]

b2m, если не сложно, запусти вот этот тестик. В покореженных мною вариантах между прогонами гаснет экран, а как в твоем оригинальном варианте? В emu экран не гаснет.

Еще познавательный вопрос, не относящийся к реализации в ПЛИС. xonix, приложенный к эмулятору, показывает 30 строк. Если по 10 точек, то это 300 ТВ линий, не многовато ли? Насколько помню, по стандарту не более 288 активных строк.

[b2m]

b2m, если не сложно, запусти вот этот тестик.

Пока не смогу, доступа к DE1 нет.

Если по 10 точек, то это 300 ТВ линий, не многовато ли?

Я не помню точно, но вроде бы по стандарту кадровый СИ должен быть не менее 5%, для 312 линий это 15-16. А тут всего 12, но вполне возможно, что нехватка 3-х линий была не страшна и 99% телевизоров нормально синхронизировали кадры.

---------- Post added at 21:21 ---------- Previous post was at 21:17 ----------

Вроде в интернете пишут - для КСИ 2,5 линии достаточно.

---------- Post added at 21:23 ---------- Previous post was at 21:21 ----------

Верхнее и нижнее поле - минимум 25 линий. Их роль выполняют пустые строки.

[ivagor]

У меня DE1 подключена к ТВ/монитору с VGAшным входом, так он не показывал все строки, пока в rk_video.v не поменял 625 на 660. Частота кадров, конечно, немного уменьшилась, но все равно для РК это ни на что не влияет.

[b2m]

У меня DE1 подключена к ТВ/монитору с VGAшным входом, так он не показывал все строки

Так и задумано. Слева и справа тоже не все символы показываются.

[ivagor]

Может ли быть активен hlda не во время чтения группы символов для видеоконтроллера?

[b2m]

Может ли быть активен hlda не во время чтения группы символов для видеоконтроллера?

Если это вопрос по оригинальной схемотехнике 86РК, то скорее всего - нет. hlda активируется по окончании цикла в ответ на присутствие hold, а тот, в свою очередь, генерируется только контроллером ПДП.

Нет, если конечно настроить ВТ57 на чтение или запись по каналу 0 или 1, то hold активируется, но какой в этом смысл?

---------- Post added at 16:06 ---------- Previous post was at 16:05 ----------

А вот нет, фиг вам, drq для других каналов заземлены.

[ivagor]

Вопрос был по реализации РК на ПЛИСе.
Т.е., если я правильно понял, в текущей плисовой реализации hlda активизируется только на время чтения группы символов видеоконтроллером.

[ivagor]

b2m, вопросы по твоей реализации ВМ80.
Насколько я понял cpu_rd и cpu_wr_n длятся "от ce до ce".
Чтение происходит по заднему фронту cpu_rd?
При записи в каком такте выставляются данные?

[b2m]

b2m, вопросы по твоей реализации ВМ80.
Насколько я понял cpu_rd и cpu_wr_n длятся "от ce до ce".

Если ce=1, то переходим к следующему такту, иначе просто ждём. Таким образом можно задавать любую частоту процессора при фиксированном системном клоке.

Чтение происходит по заднему фронту cpu_rd?

Да, cpu_rd=1 только во втором такте, в третьем такте оно снимается, одновременно фиксируются входные данные.

При записи в каком такте выставляются данные?

В первом такте выставляется слово состояния, в циклах записи данные выставляются во втором такте и остаются до следующего первого такта. Одновременно с выдачей данных во втором такте устанавливается cpu_wr_n=0, которое снимается в третьем такте.


Основная проблема: когда видеовывод читает SRAM во втором такте цикла записи, то сигнал записи и адрес меняются одновременно, что приводит к глюкам. Чтение со стороны видеопроцессора должно быть таким:
1. деактивируем сигнал записи от процессора
2. переключаем шину адреса на свою
3. защёлкиваем данные и переключаем шину адреса обратно
4. возвращаем сигнал записи от процессора