В ISE с Verilog был такой задрот что она не переваривает wire и reg которые объявляются позже чем юзаются, квактусу пофик
В ISE с Verilog был такой задрот что она не переваривает wire и reg которые объявляются позже чем юзаются, квактусу пофик
С любовью к вам, Yandex.Direct
Размещение рекламы на форуме способствует его дальнейшему развитию
Эту тему просматривают: 1 (пользователей: 0 , гостей: 1)
Ваши права
Ответить с цитированием
