Программирование на УКНЦ как?

[Patron]

Нам мой взгляд, при исследованиях растактовок выполнения команд нужно стремиться:

1. На первом этапе - выяснить зависимость растактовок циклов шины от задержки памяти, сравнивая продолжительность выполнения одних и тех же команд при использовании разных типов памяти (ОЗУ, ПЗУ, регистров устройств).

2. На втором этапе - определить "алгоритмическую добавку" для каждой команды, определяющую превышение числа тактов, необходимых для выполнения команды, над числом тактов, необходимых для выполнения всех использующихся в команде циклов шины.

[Titus]

Нам мой взгляд, при исследованиях растактовок выполнения команд нужно стремиться:

2. На втором этапе - определить "алгоритмическую добавку" для каждой команды, определяющую превышение числа тактов, необходимых для выполнения команды, над числом тактов, необходимых для выполнения всех использующихся в команде циклов шины.

Если просто вычесть из фактического времени выполнения команды все циклы шины, это нам в остатке не даст никакой полезной информации, т.к. на ВМ2 работа ALU идет в параллель с циклами доступа к шине.

А тест нацелен только на две вещи. Первое олучить фактические времена выполнения команд, для тестирования правильности работы, как эмуляторов, так и реальных машинок. И второе, используя эти фактические времена, путем некоторых вычислений сравнить правильность понимания внутренней работы ВМ2 с тем, что должно получаться при заданных задержках и фазах шины.

[Patron]

Если просто вычесть из фактического времени выполнения команды все циклы шины, это нам в остатке не даст никакой полезной информации, т.к. на ВМ2 работа ALU идет в параллель с циклами доступа к шине.

Из этого утверждения следует, что продолжительность выполнения всех команд с одинаковым количеством одинаковых циклов шины - одинакова.

У процессора 1801ВМ1 это точно не так. Подозреваю, что и у 1801ВМ2 - тоже.

Первое получить фактические времена выполнения команд, для тестирования правильности работы, как эмуляторов, так и реальных машинок.

При эмуляции выполнения процессором команды - для каждой операции доступа к памяти, производящейся для чтения/записи аргументов - необходимо учитывать задержку памяти. Иначе эмуляция команды CMP (R0),(R1) будет осуществляться за одинаковое количество тактов и при выборке операндов из ОЗУ, и из ПЗУ.

[Alex_K]

При эмуляции выполнения процессором команды - для каждой операции доступа к памяти, производящейся для чтения/записи аргументов - необходимо учитывать задержку памяти. Иначе эмуляция команды CMP (R0),(R1) будет осуществляться за одинаковое количество тактов и при выборке операндов из ОЗУ, и из ПЗУ.

С этим все согласны. Но я уже писал, что у УКНЦ время доступа к памяти довольно плавающее, из-за перемежающихся циклов доступа к ОЗУ еще и видеоадаптера, т.е. это не 1801ВП1-013 или 1801ВП1-030. Так же в 1801ВМ2 есть предвыборка команд, может так произойти, что дешифрация команды пройдет относительно быстро, надо доступ на шину для операционного блока, а там еще из памяти команда вытягивается для предвыборки, чувствуется на магистрали ПП особенно.

---------- Post added at 14:05 ---------- Previous post was at 13:51 ----------

Кстати еще по поводу большого времени исполнения команд на магистрали ПП в УКНЦ. Как известно процессор 1801ВМ2 имеет вход AR для подтверждения приема адреса по SYNC. Так вот на магистрали ПП сигнал на AR подается с большим запаздыванием, чем на магистрали ЦП. На магистрали ПП для части устройств (в том числе разъемы ВУ) шина AD проходит через буфер 1801ВП1-055, что тоже вносит задержку, поэтому и AR защелкивается позже, чтобы адрес смогли считать.

[Titus]

Из этого утверждения следует, что продолжительность выполнения всех команд с одинаковым количеством одинаковых циклов шины - одинакова.

У процессора 1801ВМ1 это точно не так. Подозреваю, что и у 1801ВМ2 - тоже.

Нет, не следует) В параллель - не значит, что перкрывает полностью)

[Patron]

я уже писал, что у УКНЦ время доступа к памяти довольно плавающее

Это лишь увеличивает количество необходимых этапов тестирования, но никак не изменяет их объективно необходимой последовательности.

При отсутствии базовой информации о связи задержки памяти в наносекундах с продолжительностью циклов шины в тактах - сложно (если вообще возможно) адекватно интерпретировать результаты тестов более "высоких уровней".

Например, поскольку задержка памяти "округяется" шиной до целых тактов - величина тактовой частоты в герцах связана с продолжительностью выполнения команд в наносекундах нелинейно.

Если не выводить универсальных "формул быстродействия", то адекватность эмуляции будет достижима только при эмуляции той конфигурации, которая использовалась при тестировании. Изменение тактовой частоты реального компьютера хотя бы на один герц или изменение задержки адресуемой памяти хотя бы на одну наносекунду - может привести к весьма существенным отклонениям реального быстродействия от эмулируемого.

...

Нет, не следует) В параллель - не значит, что перкрывает полностью)

Да, на быстрой памяти, читающей ячейку за два такта - АЛУ 1801ВМ1 добавляет к продолжительности некоторых команд ещё один такт, а на медленной памяти - полностью успевает сработать за время ожидания памяти и "свой такт" не добавляет.

Но определение зависимости "алгоритмической задержки" от задержки памяти - это лишь ещё один этап тестирования, никак не отменяющий объективной необходимости соблюдения их рациональной последовательности.

[Titus]

Если не выводить универсальных "формул быстродействия", то адекватность эмуляции будет достижима только при эмуляции той конфигурации, которая использовалась при тестировании. Изменение тактовой частоты реального компьютера хотя бы на один герц или изменение задержки адресуемой памяти хотя бы на одну наносекунду - может привести к весьма существенным отклонениям реального быстродействия от эмулируемого.

Для полноценной правильной эмуляции нужна эмуляция всех ступеней выполнения команд ВМ2, равно, как и такая же эмуляция железа УКНЦ. При таком, и только таком подходе возможна точная эмуляция. Все остальное, как-то установка в эмуляторе командам процессора их примерное время выполнения, полученное хоть какими тестами, даст лишь приближенную по скорости модель УКНЦ, но никак не 100% совместимую.

[Alex_K]

Для полноценной правильной эмуляции нужна эмуляция всех ступеней выполнения команд ВМ2, равно, как и такая же эмуляция железа УКНЦ. При таком, и только таком подходе возможна точная эмуляция. Все остальное, как-то установка в эмуляторе командам процессора их примерное время выполнения, полученное хоть какими тестами, даст лишь приближенную по скорости модель УКНЦ, но никак не 100% совместимую.

Ну по поводу 100% совместимости, не совместимы даже УКНЦ разных заводов, из-за небольшой разнице в схемотехнике. Вроде бы мелочь, а влияет. В качестве примера - формирование сигнала AR на магистрали ПП. Уже выкладывались тесты из программы SPEED, так у всех одинаково только исполнение MUL и DIV, а регистровый и косвенно-регистровый тесты отличаются.
Про 100% эмуляцию железа - знаю некоторые особенности связанные с конвеером 1801ВМ2, пробовал их на реальной машине, на эмуляторе это естественно не работает. Далее 100% эмуляция 1801ВП1-128 (контроллер дисковода) - это только на уровне кода MFM, я достаточно хорошо знаю как он работает, но ведь эмулятор повесится при таком эмулировании, производительности не хватит. Да это в принципе и не надо, эти тонкости никто реально не использует, разве только для того, чтобы отличить, работает программа на реале или в эмуляторе.

[form]

Попытался представить себе эмуляцию 11/83 с полноценной MSV11-J

[Alex_K]

Попытался представить себе эмуляцию 11/83 с полноценной MSV11-J

Кстати по поводу DCJ-11, существует ведь распечатка микрокода, вот поле для эмуляции с абсолютной точностью до полутакта.