Аппаратное обеспечение ОС

[Lethargeek]

А давайте так, раз уж это в разделе "ПРОЕКТ ОС", просто опишем интерфейс а не реализацию. Ну и интерфейс общего характера для всех последующих подключений железа (чтобы оно не было mmu,cpu,gpu,sound,net...).

Ну дык и я к чему? Интерфейс будет жить только если можно будет повторить его на разном железе.

Думаю вполне возможно разработать какой-то стандартный для всех систем на z80 Z80-BUS scanner который бы следил за шиной z80 и по заданным событиям на шине стопорил бы Z80 и передавал бы управление соответствующему модулю расширения. Причем давал бы модулям возможность управлять шиной z80 (для работы с памятью и портами) и самим z80 (для изьятия из него состояния). Ну и системные вызовы обеспечивал бы для того чтоб конфигурацию менять (по какому состоянию вызывать какой модуль или какие подключенны модули).

Что-то слишком круто (да и надо ли каждый раз обязательно стопорить процессор, кроме явных конфликтов)
Еще можно мапить новые "порты" или окна доступа к памяти внешнего устройства прямо на память спека
(например, на ПЗУ, или через обыкновенный нормальный порт временно выбирать страницу)
И забыл уже, но вроде резать чегой-то надо (пускай ZEK расскажет)

[Advertiser]

[Error404]

тогда давайте разделим. Есть готовое решение по ПРОСТОМУ и ДОСТУПНОМУ подключению конкретного rtl8019as к любому 8-битному компу. Без ДМА.
И есть теория про то что "ДМА-это круто". И с этим никто не спорит. Только давайте комменты про ДМА, "туннели" (или чего там присочинил Летаргик) развивать в более бесплодных обсуждениях, а говоря о конкретном живом решении предлагать конкретные узлы схем, если есть действительно предложения, а не просто потрещать. Я понимаю, что сетевка - это здесь несколько оффтопик, но я и спросил то совершенно небольшой вопрос - незачем делать из него дебаты на тему "порты / не порты", уже ухожу в тематические треды.

[Black_Cat]

есть место в химере такому механизму?

в Хiмеr'e есть место двум стандартным 8237 + доп функции ПДП без аппаратных вызовов: mem->I/O, I/O->mem, I/O->I/O. Т.е. по типу Z80DMA.
На счёт самопальщины - я очень боюсь, что каждый начнёт ваять своё, и начнётся хаос. Взывать к уму ваятелей - бесполезно, ЧСВ как правило зашкаливает

[ZEK]

Еще можно мапить новые "порты" или окна доступа к памяти внешнего устройства прямо на память спека
(например, на ПЗУ, или через обыкновенный нормальный порт временно выбирать страницу)

угу и именно так, и только через область ПЗУ

[Totem]

ZEK, ну тогда еще пару лет подожду когда дойдете до той белиберды что я писал про SoC архитектуры и праведные шины

просвети о мудрейший полезными сцылкоми на знанания
мельком глянул спек на wb
я правильно понял что чаcтота даной шины должна быть на несколько порядков выше
чем у камня?

[ZEK]

я правильно понял что часатота даной шины должна быть на несколько порядков выше
чем у камня?

нет, но я и не вижу смысла в wb шине на 3.5Мгц, только во внешней.

сцылкоми на знанания

http://opencores.org/opencores,wishbone
Протокол с подтверждением передачи так что разные куски могут на разной частоте работать

[Lethargeek]

угу и именно так, и только через область ПЗУ

Ну по записи-то не только (даже засирание памяти не всегда минус)

[Totem]

ZEK, да у меня давно крутилась дурацкая идея обвязать
зетник быстрой шиной 16/32 и садить на нее железяки. а зетник бы ток командывал ать два-это сюда это туда только помыслов как это сделать не было.
В нынешнем проекте у меня получается 2 циклона и ног не хватает
1 циклон менеджер памяти и др переферия.
2 простенкая посути видяха 2 срам по 512кб 10ns c арбитром .
проц соответсвено видит только 1 512кб 2 ображается-вобщем то класика.
дак хочу 16 бит. не ,быстро но картинку 640х400х16 показать можно.
было бы заманчиво использовать шину wb для экономии ног, но врят ли осилю сейчас.
все таки остановлюсь наверно на 8/12 бит цвет

[ZEK]

wb оченть простая шина если не юзать сразу всякие пакетные и конвеерные режимы

к примеру порт FE на wb может выглядеть так (IO шину я подразумеваю 8бит с топологией shared bus + mux и декодером в самих устройствах, арбитр переключает шину к ответившему устройству)

module PortFE(			
	// wb side
	input    wire		clk_i,
	input    wire		res_i,
	 
	input    wire[15:0]	adr_i,
	input    wire[7:0]   	dat_i,
	output  wire[7:0]	        dat_o,
	input    wire		stb_i,
	input    wire		cyc_i,
	input    wire		we_i,
	output  reg 		ack_o,
	
	// hid
	output	reg[2:0]	border,
	output	reg		speaker,
	input    	wire		mic,
	output	reg		tape,
	
	// kbmatrix
	output	reg [7:0]	kb_row,
	input	wire[4:0]	kb_col
	);
	
localparam 
	H = 1'b1,
	L = 1'b0;

assign dat_o  = { L, mic, L, kb_col };

always @ (posedge clk_i) 
if (adr_i[0] == L && stb_i && cyc_i)
begin							   
	ack_o <= H;
	
	kb_row <= adr_i[15:8];
	
	if (we_i) 
		{tape, speaker, border} <= dat_i[6:0]; 
end			
else
	ack_o <= L;
	
endmodule

[Totem]

Verilog
но вообщем то понятно
подразберусь

---------- Post added at 15:17 ---------- Previous post was at 14:13 ----------

мне посути надо еще проше -утромбовать 32 лини в 8 к примеру с циклона на циклон