Пиксел = 10 нс, клетка = 10 пикселов = 100 нс, FCLC = 5300 КГц, продолжительность такта T = 189 нс, RPLY наступает через 115 пикселов после DIN = 1150 нс.
1150/189 = 6
Процессор принимает RPLY не когда тот приходит, а синхронно с тактовой частотой, поэтому реальная задержка памяти округляется вверх до ближайшего такта.
Эмулятор делает так же - округляет указанную задержку памяти до периодов тактовой частоты и получает число тактов задержки памяти. Если ( при CPU_Frequency_KHz = 5300 ) это число в итоге равно 6 - тайминги эмулятора совпадают с таймингами реальной ДВК-1, работающей на тактовой частоте 5.3 МГц.





Ответить с цитированием