Цитата Сообщение от ZEK Посмотреть сообщение
Попробуй прошивку, самое быстрое что смог собрать на бесплатной версии, можно будет на платной еще ручками растравить lcell, но думаю разница будет незначительная.
Максимальная задержка от A[0:7] + IORQn к IORQGE сейчас 10.2нс, типичная 9.2нс.

В общем если будет булькать то проблема скорее всего в иголках из за того что cpld значительно шустрее мелкой логики.

Можно будет попытаться избавится.

Думаю тут не совсем в задержке дело. Попробуй привязать в логику полные сигналы доступа. Например если идет запис в 77 или 57, добавь туда сигнал чтения и наоборот. В свое время я долго мусолил, почему у меня не идет нормально чтение в AY. А я ведь тоже дешифратор на CPLD собирал. Это первый вариант.
Второй вариант, это убрать из формирователя IORGE сигнал IORQ, WR, RD.
Останется только адрес - он возникает раньше и по любому опередит все страждующие устройства.