Особенности процессоров и устройств архитектуры PDP-11. Тесты. Диагностика.

[Patron]

.

До сих пор неизвестно, в чём разница при делении нечётного регистра на процессорах ВМ2 и ВМ3.

Для прояснения ситуации - тест: TDIV10.SAV

Результат на эмулируемом процессоре ВМ2 такой:

.RUN TDIV10
PSW[000] ; R2[000000] ; R1[000000] >>> DIV R2,R1 >>> PSW[003] ; R1[000000]
PSW[000] ; R2[000000] ; R1[000001] >>> DIV R2,R1 >>> PSW[003] ; R1[000001]
PSW[000] ; R2[000000] ; R1[100000] >>> DIV R2,R1 >>> PSW[003] ; R1[100000]
PSW[000] ; R2[000000] ; R1[177777] >>> DIV R2,R1 >>> PSW[003] ; R1[177777]
PSW[000] ; R2[000001] ; R1[000000] >>> DIV R2,R1 >>> PSW[004] ; R1[000000]
PSW[000] ; R2[000001] ; R1[000001] >>> DIV R2,R1 >>> PSW[002] ; R1[000001]
PSW[000] ; R2[000001] ; R1[100000] >>> DIV R2,R1 >>> PSW[002] ; R1[100000]
PSW[000] ; R2[000001] ; R1[177777] >>> DIV R2,R1 >>> PSW[010] ; R1[177777]
PSW[000] ; R2[100000] ; R1[000000] >>> DIV R2,R1 >>> PSW[004] ; R1[000000]
PSW[000] ; R2[100000] ; R1[000001] >>> DIV R2,R1 >>> PSW[010] ; R1[177776]
PSW[000] ; R2[100000] ; R1[100000] >>> DIV R2,R1 >>> PSW[002] ; R1[100000]
PSW[000] ; R2[100000] ; R1[177777] >>> DIV R2,R1 >>> PSW[004] ; R1[000000]
PSW[000] ; R2[177777] ; R1[000000] >>> DIV R2,R1 >>> PSW[004] ; R1[000000]
PSW[000] ; R2[177777] ; R1[000001] >>> DIV R2,R1 >>> PSW[002] ; R1[000001]
PSW[000] ; R2[177777] ; R1[100000] >>> DIV R2,R1 >>> PSW[002] ; R1[100000]
PSW[000] ; R2[177777] ; R1[177777] >>> DIV R2,R1 >>> PSW[000] ; R1[000001]
 
.

- - - Добавлено - - -

Ещё один тест деления нечётного регистра: TDIV11.SAV

Результат на эмулируемом процессоре ВМ2 такой:

.RUN TDIV11
PSW[000] ; R2[000010] ; R1[000001] >>> DIV R2,R1 >>> PSW[000] ; R1[020000]
PSW[000] ; R2[000010] ; R1[000004] >>> DIV R2,R1 >>> PSW[002] ; R1[000004]
PSW[000] ; R2[000010] ; R1[000010] >>> DIV R2,R1 >>> PSW[002] ; R1[000010]
PSW[000] ; R2[000010] ; R1[000020] >>> DIV R2,R1 >>> PSW[002] ; R1[000020]
PSW[000] ; R2[000010] ; R1[000040] >>> DIV R2,R1 >>> PSW[002] ; R1[000040]
PSW[000] ; R2[000010] ; R1[177777] >>> DIV R2,R1 >>> PSW[004] ; R1[000000]
PSW[000] ; R2[000010] ; R1[177774] >>> DIV R2,R1 >>> PSW[010] ; R1[120000]
PSW[000] ; R2[000010] ; R1[177770] >>> DIV R2,R1 >>> PSW[002] ; R1[177770]
PSW[000] ; R2[000010] ; R1[177760] >>> DIV R2,R1 >>> PSW[002] ; R1[177760]
PSW[000] ; R2[000010] ; R1[177740] >>> DIV R2,R1 >>> PSW[002] ; R1[177740]
PSW[000] ; R2[177770] ; R1[000001] >>> DIV R2,R1 >>> PSW[010] ; R1[160000]
PSW[000] ; R2[177770] ; R1[000004] >>> DIV R2,R1 >>> PSW[010] ; R1[100000]
PSW[000] ; R2[177770] ; R1[000010] >>> DIV R2,R1 >>> PSW[002] ; R1[000010]
PSW[000] ; R2[177770] ; R1[000020] >>> DIV R2,R1 >>> PSW[002] ; R1[000020]
PSW[000] ; R2[177770] ; R1[000040] >>> DIV R2,R1 >>> PSW[002] ; R1[000040]
PSW[000] ; R2[177770] ; R1[177777] >>> DIV R2,R1 >>> PSW[004] ; R1[000000]
PSW[000] ; R2[177770] ; R1[177774] >>> DIV R2,R1 >>> PSW[000] ; R1[060000]
PSW[000] ; R2[177770] ; R1[177770] >>> DIV R2,R1 >>> PSW[002] ; R1[177770]
PSW[000] ; R2[177770] ; R1[177760] >>> DIV R2,R1 >>> PSW[002] ; R1[177760]
PSW[000] ; R2[177770] ; R1[177740] >>> DIV R2,R1 >>> PSW[002] ; R1[177740]
 
.

[Advertiser]

[Alex_K]

До сих пор неизвестно, в чём разница при делении нечётного регистра на процессорах ВМ2 и ВМ3.

Ну уж про ВМ2 давно известно. Выдержка из моего описания:

Алгоритм: tmp32[31:16] := R; tmp32[15:0] := R or 1; tmp32[частное, остаток] := tmp32 / (src); R or 1 := tmp32[15:0](остаток) ; R := tmp32[31:16](частное)
Описание: 32-разрядное слово в двоично-дополнительном коде, находящееся в регистрах R и R or 1, делится на операнд источника. Частное заносится в R, а остаток в R or 1. После выполнения операции деления знак остатка будет таким же, как и у делимого. Если в качестве R используется нечётный регистр, то старшая часть 32-разрядного делимого будет повторять его младшую часть, т.е. фактически выполняется операция ((R << 16) or R) и после завершения операции деления сохранится только частное. При арифметическом переполнении во время операции (частное не помещается в 16 разрядов) или делении на ноль выполнение операции прекращается, регистры не изменяются, очищаются признаки N и Z в PSW, устанавливается признак V.
Признаки: N – устанавливается, если частное меньше нуля, в противном случае (и в случае арифметического переполнения) очищается, Z – устанавливается, если частное равно нулю, в противном случае (и в случае арифметического переполнения) очищается, V – устанавливается при арифметическом переполнении и делении на ноль ((src)==0), в противном случае очищается, C – устанавливается, если осуществляется деление на ноль ((src)==0), в противном случае очищается.

TDIV10 аналогично на реальной УКНЦ и на эмуляторе UKNCBTL.

- - - Добавлено - - -

TDIV11 также аналогично на реальной УКНЦ и на эмуляторе UKNCBTL.

[Patron]

Ну уж про ВМ2 давно известно.

Поэтому можно точно эмулировать результаты деления нечётного регистра на ВМ2.

А про деление нечётного регистра на ВМ3 пока известно только то, что его результаты как-то отличаются от результатов деления на ВМ2.

[form]

До кучи на 11/83:

.MOU LD TDIV10

.RU LD:TDIV10
PSW[000] ; R2[000000] ; R1[000000] >>> DIV R2,R1 >>> PSW[007] ; R1[000000]
PSW[000] ; R2[000000] ; R1[000001] >>> DIV R2,R1 >>> PSW[007] ; R1[000001]
PSW[000] ; R2[000000] ; R1[100000] >>> DIV R2,R1 >>> PSW[007] ; R1[100000]
PSW[000] ; R2[000000] ; R1[177777] >>> DIV R2,R1 >>> PSW[007] ; R1[177777]
PSW[000] ; R2[000001] ; R1[000000] >>> DIV R2,R1 >>> PSW[004] ; R1[000000]
PSW[000] ; R2[000001] ; R1[000001] >>> DIV R2,R1 >>> PSW[002] ; R1[000001]
PSW[000] ; R2[000001] ; R1[100000] >>> DIV R2,R1 >>> PSW[012] ; R1[100000]
PSW[000] ; R2[000001] ; R1[177777] >>> DIV R2,R1 >>> PSW[010] ; R1[000000]
PSW[000] ; R2[100000] ; R1[000000] >>> DIV R2,R1 >>> PSW[004] ; R1[000000]
PSW[000] ; R2[100000] ; R1[000001] >>> DIV R2,R1 >>> PSW[010] ; R1[000001]
PSW[000] ; R2[100000] ; R1[100000] >>> DIV R2,R1 >>> PSW[002] ; R1[100000]
PSW[000] ; R2[100000] ; R1[177777] >>> DIV R2,R1 >>> PSW[004] ; R1[177777]
PSW[000] ; R2[177777] ; R1[000000] >>> DIV R2,R1 >>> PSW[004] ; R1[000000]
PSW[000] ; R2[177777] ; R1[000001] >>> DIV R2,R1 >>> PSW[012] ; R1[000001]
PSW[000] ; R2[177777] ; R1[100000] >>> DIV R2,R1 >>> PSW[002] ; R1[100000]
PSW[000] ; R2[177777] ; R1[177777] >>> DIV R2,R1 >>> PSW[000] ; R1[000000]

.MOU LD TDIV11

.RU LD:TDIV11
PSW[000] ; R2[000010] ; R1[000001] >>> DIV R2,R1 >>> PSW[000] ; R1[000001]
PSW[000] ; R2[000010] ; R1[000004] >>> DIV R2,R1 >>> PSW[002] ; R1[000004]
PSW[000] ; R2[000010] ; R1[000010] >>> DIV R2,R1 >>> PSW[002] ; R1[000010]
PSW[000] ; R2[000010] ; R1[000020] >>> DIV R2,R1 >>> PSW[002] ; R1[000020]
PSW[000] ; R2[000010] ; R1[000040] >>> DIV R2,R1 >>> PSW[002] ; R1[000040]
PSW[000] ; R2[000010] ; R1[177777] >>> DIV R2,R1 >>> PSW[004] ; R1[177777]
PSW[000] ; R2[000010] ; R1[177774] >>> DIV R2,R1 >>> PSW[010] ; R1[177774]
PSW[000] ; R2[000010] ; R1[177770] >>> DIV R2,R1 >>> PSW[012] ; R1[177770]
PSW[000] ; R2[000010] ; R1[177760] >>> DIV R2,R1 >>> PSW[012] ; R1[177760]
PSW[000] ; R2[000010] ; R1[177740] >>> DIV R2,R1 >>> PSW[012] ; R1[177740]
PSW[000] ; R2[177770] ; R1[000001] >>> DIV R2,R1 >>> PSW[010] ; R1[000001]
PSW[000] ; R2[177770] ; R1[000004] >>> DIV R2,R1 >>> PSW[010] ; R1[000004]
PSW[000] ; R2[177770] ; R1[000010] >>> DIV R2,R1 >>> PSW[012] ; R1[000010]
PSW[000] ; R2[177770] ; R1[000020] >>> DIV R2,R1 >>> PSW[012] ; R1[000020]
PSW[000] ; R2[177770] ; R1[000040] >>> DIV R2,R1 >>> PSW[012] ; R1[000040]
PSW[000] ; R2[177770] ; R1[177777] >>> DIV R2,R1 >>> PSW[004] ; R1[177777]
PSW[000] ; R2[177770] ; R1[177774] >>> DIV R2,R1 >>> PSW[000] ; R1[177774]
PSW[000] ; R2[177770] ; R1[177770] >>> DIV R2,R1 >>> PSW[002] ; R1[177770]
PSW[000] ; R2[177770] ; R1[177760] >>> DIV R2,R1 >>> PSW[002] ; R1[177760]
PSW[000] ; R2[177770] ; R1[177740] >>> DIV R2,R1 >>> PSW[002] ; R1[177740]

.

[MiX]

На ВМ3 результат будет такой:

.TDIV10
PSW[000] ; R2[000000] ; R1[000000] >>> DIV R2,R1 >>> PSW[003] ; R1[000000]
PSW[000] ; R2[000000] ; R1[000001] >>> DIV R2,R1 >>> PSW[003] ; R1[000001]
PSW[000] ; R2[000000] ; R1[100000] >>> DIV R2,R1 >>> PSW[003] ; R1[100000]
PSW[000] ; R2[000000] ; R1[177777] >>> DIV R2,R1 >>> PSW[003] ; R1[177777]
PSW[000] ; R2[000001] ; R1[000000] >>> DIV R2,R1 >>> PSW[004] ; R1[000000]
PSW[000] ; R2[000001] ; R1[000001] >>> DIV R2,R1 >>> PSW[002] ; R1[000001]
PSW[000] ; R2[000001] ; R1[100000] >>> DIV R2,R1 >>> PSW[002] ; R1[100000]
PSW[000] ; R2[000001] ; R1[177777] >>> DIV R2,R1 >>> PSW[010] ; R1[177777]
PSW[000] ; R2[100000] ; R1[000000] >>> DIV R2,R1 >>> PSW[004] ; R1[000000]
PSW[000] ; R2[100000] ; R1[000001] >>> DIV R2,R1 >>> PSW[010] ; R1[177776]
PSW[000] ; R2[100000] ; R1[100000] >>> DIV R2,R1 >>> PSW[002] ; R1[100000]
PSW[000] ; R2[100000] ; R1[177777] >>> DIV R2,R1 >>> PSW[004] ; R1[000000]
PSW[000] ; R2[177777] ; R1[000000] >>> DIV R2,R1 >>> PSW[004] ; R1[000000]
PSW[000] ; R2[177777] ; R1[000001] >>> DIV R2,R1 >>> PSW[002] ; R1[000001]
PSW[000] ; R2[177777] ; R1[100000] >>> DIV R2,R1 >>> PSW[002] ; R1[100000]
PSW[000] ; R2[177777] ; R1[177777] >>> DIV R2,R1 >>> PSW[000] ; R1[000001]
 
.TDIV11
PSW[000] ; R2[000010] ; R1[000001] >>> DIV R2,R1 >>> PSW[000] ; R1[020000]
PSW[000] ; R2[000010] ; R1[000004] >>> DIV R2,R1 >>> PSW[002] ; R1[000004]
PSW[000] ; R2[000010] ; R1[000010] >>> DIV R2,R1 >>> PSW[002] ; R1[000010]
PSW[000] ; R2[000010] ; R1[000020] >>> DIV R2,R1 >>> PSW[002] ; R1[000020]
PSW[000] ; R2[000010] ; R1[000040] >>> DIV R2,R1 >>> PSW[002] ; R1[000040]
PSW[000] ; R2[000010] ; R1[177777] >>> DIV R2,R1 >>> PSW[004] ; R1[000000]
PSW[000] ; R2[000010] ; R1[177774] >>> DIV R2,R1 >>> PSW[010] ; R1[120000]
PSW[000] ; R2[000010] ; R1[177770] >>> DIV R2,R1 >>> PSW[002] ; R1[177770]
PSW[000] ; R2[000010] ; R1[177760] >>> DIV R2,R1 >>> PSW[002] ; R1[177760]
PSW[000] ; R2[000010] ; R1[177740] >>> DIV R2,R1 >>> PSW[002] ; R1[177740]
PSW[000] ; R2[177770] ; R1[000001] >>> DIV R2,R1 >>> PSW[010] ; R1[160000]
PSW[000] ; R2[177770] ; R1[000004] >>> DIV R2,R1 >>> PSW[010] ; R1[100000]
PSW[000] ; R2[177770] ; R1[000010] >>> DIV R2,R1 >>> PSW[002] ; R1[000010]
PSW[000] ; R2[177770] ; R1[000020] >>> DIV R2,R1 >>> PSW[002] ; R1[000020]
PSW[000] ; R2[177770] ; R1[000040] >>> DIV R2,R1 >>> PSW[002] ; R1[000040]
PSW[000] ; R2[177770] ; R1[177777] >>> DIV R2,R1 >>> PSW[004] ; R1[000000]
PSW[000] ; R2[177770] ; R1[177774] >>> DIV R2,R1 >>> PSW[000] ; R1[060000]
PSW[000] ; R2[177770] ; R1[177770] >>> DIV R2,R1 >>> PSW[002] ; R1[177770]
PSW[000] ; R2[177770] ; R1[177760] >>> DIV R2,R1 >>> PSW[002] ; R1[177760]
PSW[000] ; R2[177770] ; R1[177740] >>> DIV R2,R1 >>> PSW[002] ; R1[177740]

[Patron]

На ВМ3 результат такой

Этого я и боялся - разницы у протестированных команд с ВМ2 нет, но по результатам прогона теста TSTVM2.SAV - у каких-то команд деления нечётного регистра разница между ВМ2 и ВМ3 должна быть.

1801ВМ2

        Команда деления (частичный тест):
        DIV (even)              - OK
        DIV (odd)               - OK

1801ВМ3

        Команда деления (частичный тест):
        DIV (even)              - ERROR: 0x9E4A / 0x920C
        DIV (odd)               - ERROR: 0x43D5 / 0x281D

Придётся сделать тест для пошагового сравнения контрольных сумм теста TSTVM2.SAV, полученных на ВМ2, при прогоне на ВМ3.

- - - Добавлено - - -

На первом этапе надо проверить, будет ли упрощённый вариант расчёта контрольных сумм давать разные результаты на ВМ2 и ВМ3.
Это делает тест: T2DIV.SAV

На эмулируемом ВМ2 рзультат такой:

.RUN T2DIV
 
Тестирование правильности выполнения команд процессора:
 
        Команда деления (частичный тест):
        DIV (even)              - OK
        DIV (odd)               - OK
 
.

[MiX]

На ВМ3 результат такой:

.T2DIV
 
Тестирование правильности выполнения команд процессора:
 
        Команда деления (частичный тест):
        DIV (even)              - ERROR: 0xC9A3 / 0x8921
        DIV (odd)               - ERROR: 0xD858 / 0xEBD8
 
.

[Alex_K]

На первом этапе надо проверить, будет ли упрощённый вариант расчёта контрольных сумм давать разные результаты на ВМ2 и ВМ3.
Это делает тест: T2DIV.SAV

На эмулируемом ВМ2 рзультат такой:

На реальном 1801ВМ2 также все OK.

[Patron]

.

Тест: T4DIV.SAV - считает не только общую контрольную сумму, но и отдельные контрольные суммы для R0, R1 и PSW.

На модели ВМ2 результат такой:

.RUN T4DIV
 
Тестирование правильности выполнения команд процессора:
 
        Команда деления (частичный тест):
 
        DIV R2,R1               - OK
 
.

На специально испорченной модели ВМ3 результат такой:

.RUN T4DIV
 
Тестирование правильности выполнения команд процессора:
 
        Команда деления (частичный тест):
 
        DIV R2,R1               - ERROR: 0x1B0B / 0x1B13
 
        R0                      - OK
        R1                      - ERROR: 0xFFC7 / 0xFFD7
        PSW                     - ERROR: 0x1F44 / 0x1F3C
 
.

[MiX]

На ВМ3 результат такой:

.T4DIV
 
Тестирование правильности выполнения команд процессора:
 
        Команда деления (частичный тест):
 
        DIV R2,R1               - ERROR: 0x1B0B / 0x1C73
 
        R0                      - OK
        R1                      - OK
        PSW                     - ERROR: 0x1F44 / 0x20AC
 
.

- - - Добавлено - - -

Patron, Желательно чтоб тест выводил данные в восьмеричной системе (так сказать, традиционно).