Эмуляция 1801ВП1-128 в ПЛИС

[Alex_K]

Но из этого прямо следует, что бит CRCw должен устанавливаться по INIT - иначе невозможно отличить запись первого байта 0xA1 самого первого маркера от записи второго байта 0xA1 того же маркера.

Не устанавливается он по INIT, а по INIT и установке GOR сбрасывается. А для того, чтобы отличить первый байт от второго, есть еще куча триггеров, и как я понял, за это отвечают сигналы RDR_STB, FIN_STB и nMARK_A1. Там на мелочи есть два триггера и целая куча логики. Вот все это и формирует сигнал nCRC_RST.

[Patron]

Не устанавливается он по INIT

Придётся добавлять в эмулятор ВП1-128 ещё один флаг, который будет заниматься только тем, что отличать самый первый байт 0xA1, записываемый после INIT и GOR, от второго.

Все перезапуски CRC происходят, когда записывается первый байт 0xA1 при установленном CRCw - поэтому там дополнительные флаги не нужны.

[Vslav]

Все перезапуски CRC происходят, когда записывается первый байт 0xA1 при установленном CRCw - поэтому там дополнительные флаги не нужны.

Нет, Alex_K правильно написал - есть безымянный триггер плюс одновибратор на G37, H37, H36, I39 - который формирует сигнал CRC_RST. Импульс CSR_RST очень короткий. Как я понял из моделирования (разбирать очень муторно - нарисован это кусок неудачно - не влазило оно в листик, пришлось ногами утаптывать), то схема находится в состоянии ожидания среза на nMARK_A1. Когда обнаруживается срез, то на CRC_RST формируется короткий импульс, и более по новым срезам на nMARK_A1 импульсы не формируются, сумма не обнуляется. Далее заканчивается запись, пропускается требование, записывается сумма, и после записи суммы проскакивает короткий импульс FIN_STB. Этим имульсом снова взводится одновибратор и он снова готов ждать среза nMARK_A1.

Если сектор начали писать, потом бросили - сформируется неудовлетворенное требование и FIN_STB. Если хотите читать - то надо GOR подергать (тоже сформирует FIN_STB).

[Patron]

есть безымянный триггер плюс одновибратор

А при записи бит CRC в регистре статуса сбрасывается при любой записи в регистр данных или только при записи байта 0xA1 ?

[Vslav]

А при записи бит CRC в регистре статуса сбрасывается при любой записи в регистр данных или только при записи байта 0xA1 ?

Бит 14 (CSR_CRC) формируется мультиплексором на J36 в зависимости от режима чтение-запись. В режиме записи CSR_CRC совпадает с сигналом LATCH_TR. LATCH_TR устанавливается высоким когда есть неудовлетворенное требование, держится высоким в течение записи слова суммы и потом сбрасывается FIN_STB. То есть - бит 14 в CSR сбросится независимо от обращений к 177132.

[Patron]

То есть - бит 14 в CSR сбросится независимо от обращений к 177132.

В смысле - этот бит установлен только 64 мкс, пока пишется контрольная сумма..

А если в регистр данных записи больше нет и на диск каждый раз пишется инвертированное содержимое сдвигового регистра контрольной суммы, то что при этом происходит с битом 14 ?

[Vslav]

В смысле - этот бит установлен только 64 мкс, пока пишется контрольная сумма..

А если в регистр данных записи больше нет и на диск каждый раз пишется инвертированное содержимое сдвигового регистра контрольной суммы, то что при этом происходит с битом 14 ?

Остается в нуле. В приложении картинка для такой ситуации:

//
// *** Write data model start ***
//
qbus_write(16'O177130, 16'H0300);
qbus_write(16'O177132, 16'H0000);
qbus_waitr();
qbus_write(16'O177132, 16'H0000);
qbus_waitr();
qbus_write(16'O177132, 16'HA1A1);
qbus_waitr();
qbus_write(16'O177132, 16'HFEA1);
qbus_waitr();
qbus_write(16'O177132, 16'H3130);
qbus_waitr();
qbus_write(16'O177132, 16'H3332);
qbus_waitr();

#40000			
qbus_waitr();
qbus_write(16'O177132, 16'H0000);
qbus_waitr();
qbus_write(16'O177132, 16'HA1A1);
qbus_waitr();
qbus_write(16'O177132, 16'HFEA1);
qbus_waitr();

[Patron]

И ещё вопрос - может ли безымянный триггер ожидания байта 0xA1 сброситься до записи контрольной суммы ?

Например, при чтении из регистра данных или при установке бита GOR.

[Vslav]

И ещё вопрос - может ли безымянный триггер ожидания байта 0xA1 сброситься до записи контрольной суммы ?
Например, при чтении из регистра данных или при установке бита GOR.

Он сбрасывается или по записи суммы, или по GOR. Если шла запись на диск и тут прочитали вдруг регистр данных, то переходим в режим "псевдочтения", триггер остается установленным и чтение нормально не работает. Чтобы начать читать - GOR надо. Чтобы начать писать - тоже GOR надо сначала, потому что сумма не записывалась и триггер остался установленным, новая запись не начинается (моделирование подтвердило).

[Patron]

Чтобы начать писать - тоже GOR надо сначала, потому что сумма не записывалась и триггер остался установленным, новая запись не начинается (моделирование подтвердило).

Но если режим записи ВП1-128 находится в состоянии NOT A1_WRITTEN ( т.е. до записи 0xA1 или после записи контрольной суммы ) - то чтение регистра данных переводит ВП1-128 в какой режим:

1. В режим ожидания, выход из которого возможен как в режим поиска маркера ( по GOR ), так и в режим записи ( при записи в регистр данных ) ?

2. Сразу в режим поиска маркера ?