Цитата Сообщение от vlad Посмотреть сообщение
Не пишите ерунду. Внутренние частоты проекта малы и констреймами в таком случае можно пренебречь....
Я бы так не сказал, да и вопрос этот очень спорный. С альтерами я пока проблем не имел, так как вошло в привычку сразу прописывать по крайней мере тактовую частоту. А обжегся в свое время на третьих спартанах. У меня были проблемы со спеком на XC3S700AN при частоте дизайна 21 или 28 МГц, точно не помню. Спасибо камраду IceBear который меня в нужном направлении тогда направил.

---------- Post added at 14:24 ---------- Previous post was at 14:17 ----------

Цитата Сообщение от anton95 Посмотреть сообщение
Что мне не нравится в разработке для FPGA - это большое время компиляции. На моем i7-2.8 этот проект собирается за 2.5 минуты. Вроде как не много, но при отладке, когда поменял кусочек посмотрел результат, и тд - напрягает.
Ну во первых специально для этих целей люди изобрели HDL-симуляторы. Я свой код на 99% в ActiveHDL пишу и проверяю. Потом только в железе и обычно после симуляции гемороя никакого нет.

Во вторых 2.5 минуты это очень даже быстро. Вон у людей по несколько часов сервера проекты под виртексы и стратиксы собирают
Я думаю, сложный проект, который займёт почти весь камень на DE2-115 тоже будет часик-другой на i7 собираться.

У меня ноут с i7 собирает minimig около 10 минут. Так там логики чуть более 16 кило-LE