Цитата Сообщение от Alex_K Посмотреть сообщение
А вот получается так, что сигнал RPLY по всей видимости выдает часть схемы, ответственная за обмен с шиной QBUS, а защелкивается по сигналу с делителя, но данные беруться с шины адреса-данных.
Это было бы очень грубой ошибкой.
Да и если бы было так, то на периодах 16мкс (96 тактов), сбоили бы 23 из 24 записей, т.к. цикл шины весьма мал, скажем 4 такта, и если бы таймер мог воспринимать информацию на шине всего лишь раз в 96 тактов (по такту с предделителя), почти все записи улетали бы мимо.
Тут явно глюк другого плана.