Компьютер "Aleste 520EX"

[Sherlock]

Видеоконтроллер полностью закончен и отлажен


Изображение ниже в формате 320x200-8bpp-4096c (64КБ)


SDRAM Controller

Работает на частоте 108МГц использует burst режим читает по два слова 16 бит за один доступ

Memory Arbiter

Работает на частоте 108МГц и обрабатывает 16 битные данные. Коммутирует шину между системной шиной, видео-контроллером и графическим сопроцессором. Как и в оригинальной Aleste EX эта подсистема полностью 16 битная.

System Arbiter

Работает на частоте 54МГц и обрабатывает 8 битные данные. То есть вся остальная часть всей системы полностью 8-битная.

Video Buffer

Двойной 32 битный буфер видеоданных. Превращает 32 слова в поток байтов для генератора пикселов.

Pixel Pipeline Unit

Генерирует 8-битные пиксели и потока байтов. Поддерживает оригинальные CPC кодировки и линейные, которые планировались на Alexte EX, но так и небыли реализованы. Это режимы более простой упаковки. Например для 16 цветного режима первые два пикселя [7:4][3:0], а для 4 цветового [7:6],[5:4],[3:2],[1:0]

Color Paletter

Конвертирует 8 бит в 12 бит. Для этого имеет таблицу 512 байт. При заполнении таблицы (как и в Alesta EX) данные могут транслироваться в 12 битный формат. Поддерживаются форматы:

12 bit
CPC
MSX2+ RGB
MSX2+ YJK

Также палитра имеет автоинкремент и модификатор цвета для использования банков цвета

Scan Doubler

Конвертирует одну 12-bit на пиксел строку в две HDMI строки

HDMI Controller

Сериализует данные в HDMI интерфейс, и формирует основной кадровый и строчный темп в системе.

UART Bridge

Отладочное устройство которое позволяет управлять системой с хост компьютера. Оно осуществляет доступ к Wishbone шине через последовательный интерфейс.

6845 Mod

Модифицированная версия контроллера которая наряду со стандартной версией имеет следующее:

Имеет дополнительные регистры управления которые позволяют: адресоваться к 24 битной памяти, изменять bpp, изменять скорость потока данных,а также использовать линейный режим. Последнее было одной из нереализованных идей в EX. В этом адрес по окончании первой строки переходит во вторую. Кроме этого контроллер поддерживает burst, для этого он меняет адрес через +2, а также может это делать 2 раза в символе.

Итоговый список режимов стал такой: cpc режимы и linear. Вторые разбиты на три группы 16КБ страница, 32КБ страница и 64КБ страница. Теоретически можно использовать 128КБ но не используется.

cpc: mode0, mode1, mode2
linear: 16KB (4bpp,2bpp,1bpp), 32KB (8bpp-160x200, 4bpp-320x200, 2bpp-640x200), 64KB (8bpp-320x200, 4bpp-640x200)

Синхронизация

Wishbone работает на частоте 54МГц
Видео-подсистема на частоте 27МГц
Память на частоте 108МГц

Основной цикл состоит из 16 тактов 27МГц. У некоторых тактов есть назначение:

T04 - Sync 1 запуск цикл доступа в память для получения 32 бит. (и загрузка в выходной буфер если необходимо)
T12 - Sync 2 загрузка 32 бит данных из памяти в выходной буфер (и запуск нового доступа если необходимо)
T15 - Конец символа

В зависимости от режима пиксель clk формируется в T{0,2,4,6,8,10,12,14} тактах, в самом медленном случае T{0,4,8,12}

В целом диаграмма подобна то которая используется в Myst/Myster для CPC.

Следующий этап

Процессор и периферия.

[Advertiser]

[breeze]

Видеоконтроллер полностью закончен и отлажен

А на базе чего вообще делается проект? Это какая-то готовая плата или собственная разработка?

[Sherlock]

А на базе чего вообще делается проект? Это какая-то готовая плата или собственная разработка?

Отличный вопрос.

В качестве базовой FPGA была выбрана микросхема ECP5 от компании Lattice. Альтернативным вариантом рассматривался чип от Gowin. Ключевым аргументом в пользу ECP5 стала поддержка открытых инструментов разработки: Verilator, Yosys и NextPNR.

В качестве конструктива решено использовать SODIMM-модуль, на котором размещаются сама FPGA, память SDRAM и FLASH для прошивки. Для этих целей хорошо подходит плата ICE Sugar Pro.

Была разработана материнская плата XiAletse, однако в связи с известными событиями проект пришлось приостановить. Как это часто бывает, со временем подход пересмотрели в сторону снижения стоимости и оптимизации.

В итоге появился проект FPGA LX, который стал символом минимализма — напоминанием о том, что разработчик должен ограничивать свои «хотелки» на каждом шагу. В то же время Xi олицетворял максимализм и стремление к идеальной, но избыточной реализации.

После завершения работы над FPGA-ядром будет спроектирована новая печатная плата — это будет сильно оптимизированная версия Xi.

Планируемые изменения:

• Wi-Fi-чип и аналогичные модули будут удалены с платы — вместо них появится PMod-разъём для подключения внешних периферийных устройств.
• Legacy Edge-коннекторы будут полностью убраны — они занимают много места, недостаточно надёжны, а при текущих ценах на память их необходимость сошла на нет.
• Встроенный J-Link отладочный интерфейс, вероятно, также будет удалён.
• MIDI-разъёмы заменят на Mini DIN — более компактный и современный вариант.
• ЦАП и АЦП будут заменены на более доступные коммерческие аналоги.
• Звуковая шина станет основной, а PCIe-разъёмы уступят место компактным 40-контактным прямоугольным коннекторам.
• Микроконтроллер будет заменён на более дешёвую модель (без чрезмерного удешевления — разница составит несколько долларов).
• Аудиоразъём, вероятно, будет заменён на Mini-JACK.
• VGA, вероятно, будет удален.
• Габариты платы будут уменьшены.

Для простоты понимания левая часть платы будет удалена, а на правой компоненты заменены по принципу меньше, дешевле -> лучше.