Цитата Сообщение от bigral Посмотреть сообщение
Чето мне кажеться было бы лучше вот эти всякие FDD и IDE covox-ы вешать на SPI (тем более что тогда они будут
Речь шла не про Covox-ы. Я планирую сделать простой дешевый переходник на CompactFlash или IDE HDD, для подключения его во второй 40-пиновый разъем кита DE0 (или DE1). Если получится (хватит ножек) на тот же переходник будет впихнута "физика" интерфейса к FDD - получится простой и дешевый переходник от кита к HDD/FDD.

Цитата Сообщение от bigral Посмотреть сообщение
А процессор это самый быстрый в системе кристалл и самый главный обьект исследований в этой конструкции для него не жалко пожервовать и GPI/O-шки.
А зачем жертвовать если по прикидкам и так все получается? Фаза выдачи адреса длится у ВМ3 не менее такта, все успеет пройти через мультиплексор (то что в предыдущих постах я не совсем удачно назвал SPI) даже на максимальной частоте. Тем более там еще есть возможности расширения этого мультиплексора скажем до 6 линий - весь адрес можно будет получить в основной ПЛИС (на материнке) в течение первой половины адресного такта, даже видится вариант просто тупо мултиплексирования по SYNC - пока SYNC неактивен CPLD транслирует старшие разряда адреса на выход мультиплексора, при активизации SYNC - остальные сигналы - SEL, HLTM, BS, UMAP, TA, INS. На SSYNC при этом вполне можно сразу постоянно выдавать низкий уровень, то есть фаза адреса выходит максимально короткой. OK, я заложу еще один резервный разъем и выведу туда немультиплексированные сигналы. Но не думаю что оно реально понадобится.

По документации процессор ВМ3A работает максимум на 6МГц. Ну пусть будет пробоваться оверклок до 10МГц (что сомнительно, но вдруг будет работать), при этом задержка передачи данных на примененном в моей схеме CPLD при наихудшей speed grade чипа -10N, составит всего 10нс. При этом не проблема чуть дороже купить CPLD со speed grade -7N и получить уже гарантированную задержку не более 7нс. Для схемы работающей на частоте 10МГц (время цикла 100нс) такие задержки вполне приемлемы и маловероятно что они станут причиной замедления работы всей системы. К тому же EPM3064ATC100 бывает в версии -4N (еще дороже и надо поискать, но решаемо) и имеет Tpd не более 4нс.

Кстати, 40-пиновый GPIO на DE2-115 только один - для меня это еще одна причина "втискиваться" в единый разъем. А дальше рядом на DE2 стоит мезонинный высокоскоростной разъем, к которому я не нашел в доступной продаже дешевой "ответки".

Цитата Сообщение от bigral Посмотреть сообщение
5V CPLD по-моему уже неактуальны, при такой-то их цене?
Да, 5V-толерантные CPLD/FPGA - все старых серий и дорогие. Последний альтеровский FPGA, который принимал непосредственно 5 вольт - это был Acex1K, цены на младшие EP1K10 и EP1K30 вполне приемлемые сейчас, но таки заметно повыше чем на последние Циклоны. Надо искать баланс - дороговатый Acex1K или недорогой Циклон+схема сопряжения. Имхо, пока рановато об этом думать - это чисто проблема следующего этапа (если он вообще будет кому-нибудь интересен).

Цитата Сообщение от bigral Посмотреть сообщение
преобразованием уровней будет решена (именно "доступным" для аматора способом, DIP микрухой(?) или платкой с MOSFET преобразователями) то
популярность такого новодела побьет все рекорды. Напоминаю что цена на б.у. плату процессора ДВК стартует с ~100$, а тут можно будет спаять самому за те же деньги.
Примененный мной в обсуждаемых процессорных модулях EPM3064ATC100 стоит в розницу около $3-4. Мне не кажется это заоблачной ценой. Файлы для изготовления печатных плат я выложу в открытый доступ, если у общественности будет интерес - то, думаю, найдутся люди, которые предложат такую плату как конструктор. В итоге детали и материалы для изготовления процессорного модуля на основе ВМ3 обойдутся аматору в цену не более $10 (без учета стоимости самого ВМ3) - CPLD + плата + мелочовка. Имхо, вполне доступно. К тому же платы не ожидаются особо сложными, планирую разработать максимум по 3-ему классу - при сильном желании такие можно изготовить по "лазерно-утюжной" технологии.

Цитата Сообщение от bigral Посмотреть сообщение
SDRAM там действительно нужен? В новых FPGA есть RAM да и внешний SRAM не проблема сейчас.
Посмотрим, на DE2-115 у меня есть и SRAM и SDRAM - можно будет опробовать систему на обоих типах памяти. SDRAM память - очень дешевая, имеет большой объем, поддерживает пакетный режим (полезно если на ней реализована также и видеопамять) и занимает меньше ножек ПЛИС, поэтому вполне есть резоны для ее применения. На недорогом ките DE0 - стоит только SDRAM, там вообще без вариантов.

---------- Post added at 00:25 ---------- Previous post was at 00:11 ----------

Цитата Сообщение от MM Посмотреть сообщение
Хочется напомнить, что в 1801-й серии нет открытых коллекторов,
У ВМ1 - вход-выходы DMR, SACK разве не открытый коллектор? Они в шину должны же объединяться в многопроцессорке?

Цитата Сообщение от MM Посмотреть сообщение
Согласователи единственные и неповторимые - КР531АП2 -
Они неповторимые для реализации "настоящего" МПИ в реальной корзине. А тут немного другая задача. Еще момент, 531-ая даст задержку рапространения Tpd порядка 3-4нс, при этом изрядно нашумит и пожрет. На обсуждаемых модулях аналогичный результат, только с меньшим шумом и жором, можно получить на CPLD с грейдом -4N, но я пока думаю что это не понадобится.