Кратенько в свободной форме напишу про ход проекта:
Наконец-то у меня Verilog HDL "пошел" - поймал фишку, что называется, а то раньше только не очень большие (до тысячи триггеров самый большой) проекты на AHDL делал.
На днях переделал полностью иерархию, все таки как для первого проекта задумка великовата, сразу не особо удачно получилось - пришлось переписать и переложить все по полочкам.
Самый-самый верх - это Тестбенч, все симулируется в ModelSim. В этом Тестбенче (внутри) пока два кубика - Плата и модуль Процессора. По мере разработки добавлю модуль SDRAM и что там нужно будет для отладки/симуляции. Модуль Процессора - сменный (пока только вариант ВМ1), модуль Платы тоже сменный (сейчас DE0), то есть для моделирования/тестирования можно в любой момент сменить кубик проца, что соответствует примененному реальному "экспериментальному процессорному модулю".
Модуль Платы - это собственно синтезируемый код, который помещается в микросхему FPGA. Сменой этого модуля можно легко перейти на другую платформу - например, DE2-115 или на свою собственную плату (которую, возможно, буду разрабатывать - DE0 не полностью устраивает как финальное устройство). В модуле Платы (DE0 или другая) внутри вложен еще кубик - называется Система, тут варианты планируются БК-0010, БК-0011M, МС1201.xx.
Внутри кубика Системы имеется два основных кубика - процессорный Хаб и собственно Устройства (отвечает за карту памяти). Процессорный Хаб имеет унифицированный интерфейс внутрь (шина типа AHB lite), а наружу (в смысле на реальные физические пины) зависит от примененного процессорного модуля - то есть внутри системы можно будет применить любой из ВМ1/2/3 и быстро производить смену - фактически только определив пару `define в файле конфигурации. На выходе получим например БК-0010 на любом из этих процессоров. Также, при желании, можно заменить Хаб на синтезированный процессор - то есть тогда внешний процесорный модуль вообще не нужен. Ессно, внутри этих кубиков выделяются мелкие общие из которых постепенно вырисовывается своя библиотека.
Да, стараюсь писать портируемо - альтеровские фишки выносятся в модули-обертки, чтобы при желании и на Xilinx/прочие можно было быстро перенестись.
Вот такой зоопарк выходит, немного наворочено, зато можно на выходе из набора кубиков построить несколько разных систем - и все из одного проекта.
Сейчас конкретно пишу процессорный Хаб для ВМ1, модуль "устройства" пока простой - 1К ОЗУ и 1К ПЗУ внутри ФПГА. Думаю что очень скоро первая программка на реальном ВМ1 пойдет - не только симулирую, но и периодически заливаю синтез в реальную плату и смотрю анализатором/скопом что там происходит.
Много времени тратится на поиск всяких подробностей о ВМ1, который толком не документирован. Например позавчера практически выяснял какая же ему нужна задержка для снятия ACLO после DCLO - тексты в Сети утверждают что надо аж 70 мс, а реальные БК-шки - снимают ACLO менее чем через 1 мкс. Про регистры межпроцессорной связи вообще пока нет ясности.
Ну как-то так. Процесс идет, не очень быстро (работать работу тоже надо), но зато очень интересно.
Ответить с цитированием