Экспериментальные процессорные модули 2х1801ВМ1 и 1801ВМ2

[Vslav]

.
Из осциллограмм следует, что между циклом DATIO и следующим за ним циклом DATI у процессора 1801ВМ1 не остаётся времени на снятие сигнала BSY.
На осциллограммах этот сигнал не показан, поэтому интересно, что конкретно происходит на реальной шине с сигналом BSY после цикла DATIO.

Так и происходит, процессор не снимает BSY: []
Смотреть на сигнал st_ar, на данной диаграмме на него заведен BSY с процессора.

[Advertiser]