Новый Aeon

[TSL]

Сверну проект U16.

Не стоит.

[Advertiser]

[ILoveSpeccy]

ILoveSpeccy, как планируется использовать SRAM? Может для графики лучше сделать 2х SDRAM? И их можно будет в 32бит объединить. Т.е. вместо двух SRAM поставить еще одну SDRAM. И ужать плату до 70х114мм? Если это получиться, такая плата самое то, что мне нужно. Сверну проект U16.

SRAM я оставлю по причине того, что очень много готовых проектов её используют. Ужать будет сложно по нескольким причинам. Например, на двух слоях хорошо развести у меня не получится, это факт. Не потому что не смогу, а потому, что не буду уверен, что заработает как надо. Конкренто это SDRAM и питание. На четырёх можно.
Но ещё проблематичнее то, что на такой маленькой плате негде разместить все разъёмы.

[vlad]

SRAM я оставлю по причине того, что очень много готовых проектов её используют.

Очень много ссылок в студию можно?

Но ещё проблематичнее то, что на такой маленькой плате негде разместить все разъёмы.

На плате достаточно штыревого, а все разъемы на шлейфах закрепить на борта корпуса можно будет? Это даст еще преимущество выбора их и возможность установки платы в другие корпуса.

[Vasil]

В общем дела с SDRAM обстоят более чем хорошо!
Завёл я в итоге её на макс. возможные по даташиту 143МГц.
Так что эту часть (SDRAM) я с уверенностью могу отметить как "в полном порядке".

Верхний предел по тактовой это хорошо, а вот нижний предел каков ?. При 65-70МГц тактовой данная SDRAM будет работать ?. Насколько я слышал, с уменьшением частоты ессно падает крутизна фронта тактовой, а SDRAM очень не любит такие вещи, т.е. у SDRAM есть нижняя граница по тактовой, ниже которой она работать не будет. Не проверял минимальную тактовую SDRAM для своей разводки платы ?

P.S. Хочу уточнить у тебя вопрос по CL=3 (CAS Latency) для sdram-контроллера. Как я понимаю, это относится только к чтению данных из SDRAM и на другие режимы не влияет (рефреш, запись). Значит достаточно увеличить на один конечное значение счетчика "sequence" в "st_read" и поставить CL=3 в константе "mode" ?

---------- Post added at 12:22 ---------- Previous post was at 12:14 ----------

А сигнал RESET у меня засинхронизирован в top'е.

А ты синхронизаторы для шин адреса, данных, др. сигналов прикручивал ?. Чтобы по шинам внутрь плис не проникали помехи снаружи, в любое время когда им захочется.

[ILoveSpeccy]

Очень много ссылок в студию можно?

Влад, ну например посмотреть проекты на FPGAArcade, они все с использованием SRAM. По крайней мере те, что у них раньше на старой странице в свободном доступе были. На новой плате статики нет. Но и сырков я пока не находил, хотя может просто плохо искал.

---------- Post added at 09:54 ---------- Previous post was at 09:52 ----------

На плате достаточно штыревого, а все разъемы на шлейфах закрепить на борта корпуса можно будет? Это даст еще преимущество выбора их и возможность установки платы в другие корпуса.

Тогда DE0-nano получится


---------- Post added at 10:00 ---------- Previous post was at 09:54 ----------

Верхний предел по тактовой это хорошо, а вот нижний предел каков ?. При 65-70МГц тактовой данная SDRAM будет работать ?. Насколько я слышал, с уменьшением частоты ессно падает крутизна фронта тактовой, а SDRAM очень не любит такие вещи, т.е. у SDRAM есть нижняя граница по тактовой, ниже которой она работать не будет. Не проверял минимальную тактовую SDRAM для своей разводки платы ?

Я заводил на DE1 SDRAM на 50 МГц и всё нормально работало. На новой плате заводил на 90.
Я не понимаю беспокойства. Я не силён в теории, но как я понимаю, фронт не зависит от частоты, а зависит от ёмкости дорог, разводки, материала платы и других параметров. Как раз крутизной фронта и определяется максимально возможная частота. И тактовать SDRAM частотой меньше 50 МГц врядли придётся.

[IanPo]

SATA, говорят, работает через переходник IDE-SATA.
Сделайте IDE и поставьте переходник на плату.

[ILoveSpeccy]

P.S. Хочу уточнить у тебя вопрос по CL=3 (CAS Latency) для sdram-контроллера. Как я понимаю, это относится только к чтению данных из SDRAM и на другие режимы не влияет (рефреш, запись). Значит достаточно увеличить на один конечное значение счетчика "sequence" в "st_read" и поставить CL=3 в константе "mode" ?[COLOR="Silver"]

Совершенно верно. CL с 2 на 3 надо менять, если по времени сигнал данные для чтения выставить не успеет. Надо смотреть в даташите.
Так же нужно обязательно обратить внимание на все другие задержки. например tRCD. При увиличении частоты может получится так, что SDRAM после активации строки не успеет "принять" команду. В таких случаях нужно вставлять "холостые" такты.
Я на бумажке раскидываю по тактам последовательности чтения и записи, и подсовывая из даташита времянки становится понятно, где какие задержки (количество тактов) нужны.

---------- Post added at 10:13 ---------- Previous post was at 10:10 ----------

А ты синхронизаторы для шин адреса, данных, др. сигналов прикручивал ?. Чтобы по шинам внутрь плис не проникали помехи снаружи, в любое время когда им захочется.

Сигналы адреса, данных и другие защёлкиваются в такте SDRAM, это значит Quartus запихивает их в регистры, тактируемые тактом памяти. Вот и вся синхронизация. Чего ещё надо?

---------- Post added at 10:15 ---------- Previous post was at 10:13 ----------

SATA, говорят, работает через переходник IDE-SATA.
Сделайте IDE и поставьте переходник на плату.

Для IDE надо много ног у FPGA забирать, а это не есть гуд. Их и так мало. Да и в таком проекте IDE и SATA излишне. Есть ведь SD-карты до 32 гигабайт. Маленькие, дешевые, можно менять на ходу. Очень удобно.
Вот если делать чтото типа материнской платы, и поставить второй FPGA для коммуникации с внешними устройствами, тогда можно и IDE, и флоп добавить. Только кому оно нужно?

[sergio78]

SATA, говорят, работает через переходник IDE-SATA.
Сделайте IDE и поставьте переходник на плату.

тогда проще ide переходник на CF приджонить, чем городить такие костыли с жесткими дисками.

---------- Post added at 13:29 ---------- Previous post was at 13:27 ----------

и флоп добавить. Только кому оно нужно?

тому, у кого этот флоп ещё не сгнил.

[Vasil]

Я заводил на DE1 SDRAM на 50 МГц и всё нормально работало. На новой плате заводил на 90.

Спасибо за инфу. И в остальном соглашусь с тобой.

---------- Post added at 14:01 ---------- Previous post was at 13:45 ----------

Совершенно верно. CL с 2 на 3 надо менять, если по времени сигнал данные для чтения выставить не успеет.

А еще imho сейчас тенденция исчезновения sdram с CL=2, все больше в ассортименте память с CL=3.

Так же нужно обязательно обратить внимание на все другие задержки. например tRCD. При увиличении частоты может получится так, что SDRAM после активации строки не успеет "принять" команду. В таких случаях нужно вставлять "холостые" такты.

Приму к сведению. В любом случае, я сперва в моделсиме на sdram-модели гляжу, но ессно последнее слово - это работа в реальном железе.

Сигналы адреса, данных и другие защёлкиваются в такте SDRAM, это значит Quartus запихивает их в регистры, тактируемые тактом памяти. Вот и вся синхронизация. Чего ещё надо?

Я имел ввиду синхронизаторы не для шин sdram-контроллера, а всего девайса.

[ILoveSpeccy]

А еще imho сейчас тенденция исчезновения sdram с CL=2, все больше в ассортименте память с CL=3.

Все чипы sdram с которыми я имел дело работали и с cl2 и cl3. Просто при превышении какой-то конкретной частоты, обычно 100-133 МГц, память надо с cl2 на cl3 конфигурировать.

---------- Post added at 12:04 ---------- Previous post was at 11:59 ----------

Ждем когда подешевеют 4 и 5 циклоны и в будущем возможно появится Aeon-4 или 5 с SATA в FPGA надеюсь, если будут подходящие FPGA в корпусах TQFP или подобном удобном для пайки без ИК .

Уже четвертые циклоны только в tqfp144. 240-ногих нет в природе, что очень огорчает. То есть тенденция такова, что чего-то новое и вместительные только в bga, к сожалению .