1. При чтении проц фиксирует входные данные грубо говоря по заднему фронту DBIN/заднему фронту F1 в Т3/переднему фронту F2 в Т3. В scan_vu этих сигналов нет, т.к. их нет на ВУ, но KTSerg раньше выкладывал временные диаграммы .02 и там момент фиксации совпадает с окончанием CAS (что логично, т.к. именно тут гарантированно прочитаются данные из dram). Если просто ограничить выдачу данных по окончанию RAS, то, насколько я понимаю, не будет нормально читать из кваза. KTSerg предлагал поставить защелку для данных на этот случай, но есть и записьСообщение от Improver
2. При записи ЗПЗУ идет до конца CAS. Если не поставить защелку на половину адреса, то есть вероятность записи по неправильному адресу. А если укоротить ЗПЗУ, то хватит ли быстродействия SRAM? И это опять же дополнительные микросхемы.
Вопрос фактически в том, что проще. На мой взгляд защелка по половину адреса проще, чем защелка на чтение данных + борьба за правильную запись.
Ответить с цитированием