Цитата Сообщение от Vslav Посмотреть сообщение
Программисты обычно сложно в HDL въезжают. Дело ведь не только в синтаксисе. Язык С процедурный, в нем описываются действия. А Verilog, хотя синтаксически и выглядит как C, описывает элементы и связи.
В любом языке можно написать так, что через месяц не въедет даже сам создатель этого кода, даже при наличии описания. Например, насколько сложно въехать программисту в этот небольшой пример?
Код:
reg [31:0]A[1:0];
reg B[31:0];
reg [31:0]Count;

function [31:0]ROL9;
input [31:0]D;
begin
	ROL9[31:0] = {D[22:0],D[31:23]};
end

always @(posedge Clk) begin
       A[0] <= 32'h85483A73;
       B <= Count[31:0] + 32'hF67CCBB8;
       A[1] <= ROL9(A[0] + B);
end