Потактовый клон i8080 на FPGA/CPLD

[andreil]

Update: еще прикол в том что Wishbone достаточно простой, и почти совпадает с внешней шиной оригинального i8080 (если не цепляться к синхронности). В системе WB шину модели можно в пару строчек конвертировать в привычную шину.

С этого места поподробнее, я записываю
В моей реализации Ориона, например, сигнал DSYN формируется как "cpu_rd or cpu_wr", а в оригинальной реализации - задержанный на 1 такт F2 сигнал SYNC от процессора.
Глядя на сигналы и комментарии к ним, понимаю, что надо плясать от wb_tgc_o и wb_we_o, но что там ещё надо намешать - хз даже =/

- - - Добавлено - - -

Скажи, а ты 580ВМ1 не планируешь также разобрать на транзисторы, как ВМ80?

А при реверсе сперва как раз на транзисторы и разбирается в любом случае
Потом уже по схеме восстанавливается логика.

[Advertiser]

[Vslav]

С этого места поподробнее, я записываю
В моей реализации Ориона, например, сигнал DSYNC формируется как "cpu_rd or cpu_wr", а в оригинальной реализации - задержанный на 1 такт F2 сигнал SYNC от процессора.

На DSYN, фазы и прочее - забить. Можно использовать сигналы типа гангнам ВК28-стайл:

nMEMRD = ~(wb_stb_o & ~wb_we_o & ~wb_tgc_o[1] & ~wb_tgc_o[4]);
nMEMWR = ~(wb_stb_o & wb_we_o & ~wb_tgc_o[1] & ~wb_tgc_o[4]);
nIORD = ~(wb_stb_o & ~wb_we_o  & wb_tgc_o[1] & ~wb_tgc_o[4]);
nIOWR =~(wb_stb_o & wb_we_o  & wb_tgc_o[1] & ~wb_tgc_o[4]);
nINTA = ~(wb_stb_o & wb_tgc_o[4]);

Ну и wb_ack_i теперь заменяет бывший READY, подать туда постоянно высокий и получить обычный процессор с шиной ISA8
Теги wb_tgc_o стабильны на протяжении всего цикла обмена и содержат всю информацию что выводил раньше ВМ80А при активном DSYN - M1, IO, stack, INTA и прочее. Убраны только ненужные подтверждения прерываний в момент останова, ну и защелка по DSYN теперь просто не нужна.

Update: осталось еще клок-модератор прикрутить, чтобы оригинальный режим при низкой тактовой работал - то есть шина останется быстрая, а само ядро сможет жужжать медленно, хоть на родных 2.5МГц, не тормозя при этом остальную систему.