Потактовый клон i8080 на FPGA/CPLD

[Vslav]

Однако, команда DAD единственная из тех, что использует машинные циклы М2 и М3, но при этом ей не нужна шина

Ну название Mn оно достаточно условно, n - это обычно номер цикла, а не тип, который используется в документации на процессор. Хотя M1 совпадает как по номеру так и по типу. На DAD есть переход M1->M4, а не M1->M2, поэтому и блокировка генерации внешнего цикла шины на M4/M5.

Не понятно, почему сигнал назван именно как READY_INT
...
быть может как READY INTERNALLY?

Угу, это READY internal, потому что когда оно реверсилось было сразу видно что сигнал влияет на готовность и уходит куда-то глубоко внутрь. А куда именно - сразу не раскопаешь, поэтому было принято такое рабочее название, потом так и осталось. А в последней ревизии rtl (когда я все причесал под монофазность) оно называется dad_m45, так нагляднее.

[Advertiser]

[HardWareMan]

Ну название Mn оно достаточно условно, n - это обычно номер цикла, а не тип, который используется в документации на процессор. Хотя M1 совпадает как по номеру так и по типу. На DAD есть переход M1->M4, а не M1->M2, поэтому и блокировка генерации внешнего цикла шины на M4/M5.

Я только сейчас понял, почему Lavr недоумевал. Я всегда машинные циклы обозначал как Mn именно как номер машинного цикла во времени: M1 - чтение опкода, M2 дочитка операнда и т.д. Именно поэтому и посчитал ошибкой в схеме, т.к. DAD продолжительностью в 3 машинных цикла и только в 1м есть активность шины. Так описано в оригинальной доке, там M используется только для номера, а в таблице типа нет никаких литер (кроме N как обозначение числа в слове состояния).

А Lavr смотрел в свою странную книжецу, где Mn это обозначение типа машинного цикла: чтение опкода, чтение данных, запись данных и т.д.

Вот как бывает важно читать правильные документы.