Цитата Сообщение от Saar Посмотреть сообщение
Речь идет о ваших моделях памяти из "рыбы". Например mem_wb. Там же сигналы ответов формируются из входного клока, который не должен иметь больше тактов чем vm_clk_ena. Так?
На сегменте шины Wishbone тактовый сигнал должен быть общий для всех подключенных к сегменту модулей. Соответственно, wb_clk везде подается один и тот же - 100МГц. vm_clk_ena - этот сигнал используется для работы внутреннего замедлителя процессора, чтобы снаружи он выглядел так, как будто работает на низкой частоте. Транзакции на Wishbone будут происходить на полной частоте 100МГц, просто запускаться они будут редко, как будто их запускает 4МГц процессорное ядро. Еще надо будет добавить замедлитель, эмулирующий тормоза ВП1-037, пока не решено где его сделать - внутри или снаружи модуля vm1, но надо пытаться снаружи, тогда его можно будет использовать и с другими процессорами.