Потихоньку продвигается моделька с Wishbone, создан проект на базе синхронной модели, идет оптимизация, достигнуты 105МГц.
Начаты преобразования под Wishbone (в соответствующей модели), версия vm2 1.1b
- removed DMR, DMGO, SACK
- RPLY optimized
- ACLO optimized to pin_clk_p
- Prefetch bugfix is enabled by default
- AD in/out optimized
- abort moved to pin_clk_p
- alu_st optimized
- 105 MHz reached with "optimize for speed" Quartus option and no phyical retimings (maximal portability)
Закончена, отлажена и протестирована на реальной плате DE0 модель 1801ВМ2 с шиной Wishbone:
- релиз 1.2a
- 105 МГц
- 1892 ячейки, 1370 триггеров - регистровый блок не в RAM-блоке (сложная структура регистров, не оптимизируется в RAM)
- проходит все заводские тесты и мои тесты предвыборки
- мегаглюк по умолчанию пофикшен (фикс управляется параметров модуля при компиляции)
- транзакции Wishbone могут работать back-2-back - без пауз, с полной утилизацией конвейера ВМ2
Небольшое сравнение быстродействия с ВМ1 на той же самой плате/SoC:
- тест вычисления 1000 знаков числа Пи без использования инструкций умножения и деления
- 100МГц
- 4 такта на цикл чтения памяти
- 1801ВМ1 - 586 тиков 50Гц - примерно 11.3 секунды
- 1801ВМ2 - 340 тиков 50Гц - примерно 6.8 секунды
То есть ВМ2 примерно в 1.7 раза быстрее чем ВМ1 на той же самой частоте и одинаковой внешней памяти.
В-общем, дорога к разработке УКНЦ или ПК 11/16 на FPGA - открыта.
Добавил модератор шины, теперь можно эмулировать работу процессора на произвольной частоте (не превышающей основную тактовую системы 100МГц), также перенесены и протестированы примеры 1801ВМ2 на платах DE1, DE2-115 и AX309. Таким образом, процессор ВМ2 собирается и работает на Циклонах 2-4 и на Спартане 6.
Где-то можно посмотреть исходник теста?Сообщение от Vslav
nzeemin, https://zx-pk.ru/threads/25783-vychi...l=1#post838789 -= возможно в этой теме?
На github в репозитории - https://github.com/1801BM1/cpu11/tree/master/vm2/tst
Для 1801ВМ1 тесты тоже в соответствующем каталоге репозитория.
Сейчас я немного обновил релиз до 1.2d и сам тест - в тесте есть параметры конфигурации HMUL и HDIV для условной компиляции с инструкциями умножения и деления. 1000 знаков Пи теперь чуть более чем за 2 секунды.
Последний раз редактировалось Vslav; 24.04.2019 в 07:50.
Vslav, что то я по ссылке исполняемые файлы .SAV не нашёл?
реально этот тест в эмуляторе УК-НЦ и ДВК прогнать?
Есть ли исходники под RT-11 ?
Всё, что нужно, там есть
Пока RT-11 я не поднимал. И я думаю что в именно данном проекте этого не будет - проект для реверса процессоров, сюда следует помещать то что относится именно к процессорам, а не к операционным системам. Я начал другой проект - ДВК на FPGA, на основе моделей из этой темы, там подниметься RT-11 и будут тесты адаптированные под нее, и соответственно .SAV файлы.
что там будет с графикой?
Эту тему просматривают: 1 (пользователей: 0 , гостей: 1)
Ваши права
Ответить с цитированием