Выложил синхронную модель, избавился от всех латчей, шина пока Q-bus.
Буду дальше оптимизировать под FPGA:
- выкину архаичный рефреш динамической памяти, встроенный в процессор
- выкину арбитраж шины Q-bus
- попробую сжать 4 фазы в одну, чтобы за один такт исполнялась одна микрокоманда, сейчас это требует четыре такта
- ну и стандартный Wishbone для системной шины и приема прерываний
Ответить с цитированием
