Цифровая археология: 1801 и все-все-все

[AlexG]

К аналогу есть два вопроса:
- оно же без 3-его состояния? То есть, нету никаких "двунаправленных шин" внутри FPGA. Ну я думаю - да, но всяко бывает

современные xilinx не имеют внутренних (физической реализации) логических элементов с Z-состоянием. На внешние выводы микросхемы есть (и только в этом случае).
На Veriologe можно написать код схемы с шинами и "3-им состоянием", но он самым ужасным способом превращается в месиво логических элементов в плисе.
На Альтере судя по всему ровно также...

[Advertiser]

[Vslav]

но он самым ужасным способом превращается в месиво логических элементов в плисе.

Да, именно это я и подразумевал своим вопросом
Вот так проектировать низзя, но "умельцы" все равно периодически попадаются

[Hunta]

оно же без 3-его состояния? То есть, нету никаких "двунаправленных шин" внутри FPGA.

Да, без третьего и нет двунаправленных. Я очень быстро понял, что ни того ни другого внутри FPGA быть не должно.

шина синхронная?

Нет. Строго говоря, она и у автора не может считаться синхронной, но там ещё накладывается сильная асинхронность проекта. Собственно, почему я стал, тогда ещё не понимая всего до конца, переделывать проект.

Но надо _очень_ хорошо понимать где проходят границы тактовых доменов и принимать меры для согласования.

Да, я это уже давно знаю.

У нас ретро-системы простые

Учитывая, как это всё было сделано изначально в PDP2011 - что я сомневаюсь, что ЭТО можно назвать простой системой. И самое главное, если эти модули использовать более менее самостоятельно, а не в виде одной FPGA, в которой всё-всё-всё, да ещё и на шине QBus (а пока от неё не сильно куда), то, насколько я понимаю - всё равно все эти проблемы с асинхронностью шины и необходимость с этим что то делать - выползут. Так что я продолжу двигаться в выбранном направлении, но так же постараюсь сделать модули настраиваемыми на полностью синхронную внутреннюю шину. Особенно когда пойму временные констрейнты (на уровне посдсознания) и учитывая возможно генерации в VHDL

На Альтере судя по всему ровно также.

Ровно так же. Поэтому я очень рано отказался от полностью аналогичной QBus внутренней шине с ОК или Z-состояниями. Правда, тогда только из за того, что это крайне хорошо приводило к незапускаемому результату, ну а потом, почитав - понял и причины

[Vslav]

Нет. Строго говоря, она и у автора не может считаться синхронной, но там ещё накладывается сильная асинхронность проекта

И это печалька. Синтез и роутинг происходят автоматически, и синтезатору нельзя объяснить (ну теоретически можно с помощью кучи констрейнов, но это "закат солнца вручную") что вот этот сигнал должен срабатывать монотонно, без "иголок". Поэтому как оно там физически по ячейкам разложит, и сколько импульсов будет, скажем, у DOUT, никто сразу так не скажет. SoC должна иметь в основе синхронную шину, это базовый пункт, иначе время будет уходить на борьбу за стабильность. Мне вообще непонятно выражение - "проект стал более стабильным" . Для цифры стабильность это как свежесть для осетрины

Учитывая, как это всё было сделано изначально в PDP2011 - что я сомневаюсь, что ЭТО можно назвать простой системой.

Бюджеты транзисторные тогда были скромные, ничего сложного по сегодняшним меркам априори построить не могли. Для примера смотрим на модели процессоров 1801 и видим их очень скромный размер. Поэтому это кажущаяся сложность, навороты именно из-за неверной архитектуры SoC.

И самое главное, если эти модули использовать более менее самостоятельно, а не в виде одной FPGA, в которой всё-всё-всё

Ну модули и используют в качестве IP-блоков - или в ASIC или в FPGA, как еще? Даже если взять какой внешний интерфейс - они сейчас все синхронные, и довольно давно, взять ту же PCI или SDRAM.

[Hunta]

Мне вообще непонятно выражение - "проект стал более стабильным"

Когда я только начинал возиться с PDP2011, я мог получить не взлетающий результат синтеза, просто поменяв местами две строчки кода, те, которые не в process.

Бюджеты транзисторные тогда были скромные, ничего сложного по сегодняшним меркам априори построить не могли. Для примера смотрим на модели процессоров 1801 и видим их очень скромный размер.

А ничего, что там не один процессор, а полные системы - то есть процесс, память, дисковая подсистема, терминал (со своим процессором, памятью - то есть полноценный комп), сетевуха (которая опять же - полноценный комп)? Ну как - какой транзисторный бюджет у PDP-11/70 (не процессора, а у компа)?

- - - Добавлено - - -

И это печалька.

Это не печалька, это ДАННОСТЬ. Ибо на тот, да и чувствую, на сегодняшний момент более законченного варианта PDP-11 в возможностями использования практически всех вариантов процессора PDP-11 (от DEC) - не было.

- - - Добавлено - - -

Даже если взять какой внешний интерфейс - они сейчас все синхронные, и довольно давно, взять ту же PCI или SDRAM.

То есть процессор, скажем в PC, память, видюха, диск - они все используют одну тактовую частоту? Или синхронность - речь идёт о том, что происходит внутри каждого модуля?

- - - Добавлено - - -

Даже если взять какой внешний интерфейс - они сейчас все синхронные

Речь идёт о том, что по шине передаётся тактовый сигнал? Тогда всё равно мы приходит к тому, что будет не один клоковый домен.

[Vslav]

А ничего, что там не один процессор, а полные системы - то есть процесс, память, дисковая подсистема, терминал

Ну как бы мы с недавних пор можем посмотреть на отличный проект ДВК от forth32, там тоже все это есть. И влазит в младший циклон 4. Человек подсмотрел мои тестовые проекты и прилично развил, мне понравилось два момента:
- SoC осталась архитектурно похожей, то есть были поняты и приняты мои основные положения (Wishbone, один тактовый домен, система сбросов и прочее). То есть, похоже, я не предложил ничего совсем уж ужасного и это как-то воспринимается другими разработчиками. Ну, в-общем-то, предложен был стандартный SoC подход.
- оно реально работает, combat-proven. То есть, не чисто академическая хрень в вакууме, а то что можно реально воплотить и использовать.

Ну как - какой транзисторный бюджет у PDP-11/70 (не процессора, а у компа)?

Масштаб транзисторного бюджета определялся (да и сейчас определяется) процессором. От добавления периферии масштаб никак не поменялся, сложность осталась того же порядка, ну как O(n) для алгоритмов. Добавление периферии не привнесло O(n²).

То есть процессор, скажем в PC, память, видюха, диск - они все используют одну тактовую частоту?

Да. Особенно на общей шине между ними. Внутри они могут использовать и другие частоты в своих изолированных доменах, как я написал ранее для примеров SATA или VGA, и для этого нужны серьезные обоснования, обычно относящиеся к физическим требованиям (частота SATA стандартизована, развертка VGA тоже имеет вполне конкретные требования).

Речь идёт о том, что по шине передаётся тактовый сигнал? Тогда всё равно мы приходит к тому, что будет не один клоковый домен.

Нет, это будет один домен, именно потому что передана тактовая частота. Например, все устройства PCI в одном сегменте работают в пределах одного тактового домена (в части обмена по шине).
Вот, например, Краткий курс HDL. Там более-менее объяснено про домены и асинхронность.

[Hunta]

То есть, похоже, я не предложил ничего совсем уж ужасного

Я и не говорил, что ты предложил что то ужасное.

Внутри они могут использовать и другие частоты в своих изолированных доменах

Я и имел ввиду, что внутри может (и будет) своя частота. Опять - речь не про тактирование самого процесса передачи.

Нет, это будет один домен, именно потому что передана тактовая частота.

Это будет один домен процесса передачи на шине. А внутри процессора, памяти и т.д. - свои клоковые домены

Вот, например, Краткий курс HDL.

Я знаю эту статью.

Кстати, уточнение. Как то я не сразу подумал. Клоковый домен (пока) у меня по сути один - ибо нужные мне частоты получаются от базового клока делением его на два. Но разные модули используют разные частоты.

- - - Добавлено - - -

Ну и - этот проект - это и моя игрушка и мой способ изучения VHDL/FPGA. Конечно, хочется иметь и наши процессора в её составе, но а) поскольку я не гонюсь за тактовой идентичностью б) мне интерес вариант задания типа процессора, как параметр модуля, а не смена модуля и в) мне не нравится Verilog, то когда я буду добавлять реверсённые тобой процессоры в PDP2011, то буду отталкиваться от функционала, а не от реализации

[Vslav]

Я и не говорил, что ты предложил что то ужасное.

Разумеется. Я просто константировал факт что был предложен стандартный подход и он заработал в реале в разумные сроки.

Я и имел ввиду, что внутри может (и будет) своя частота

Зачем внутри своя частота? Если нет требований к физике, то все прекрасно работает на одной и той же частоте шины.
Смотрим на мой wb_uart. Казалось бы, набор baud rate требует своей несущей, чтобы точно попадать в полтора процента разброса по скорости, но все отлично решается фазовым аккумулятором тактируемым от частоты Wishbone. Нет никаких дополнительных тактовых внутри UART. Примерно так же построен мой модуль SATA, отдельный тактовый домен только для PHY, а все остальное питается от клока той же шины AXI. Простым процессорам типа 1801 тоже достаточно одного домена на все - и на внутренности ина шину. Зачем мультидоменность и все эти проблемы? Чтобы делать несколько доменом нужны очень серьезно обоснованные причины. К тому же, пересечение домена может сильно повышать latency, что нехорошо для быстродействия.

Это будет один домен процесса передачи на шине. А внутри процессора, памяти и т.д. - свои клоковые домены

Нет. Даже DDR3 память принимает с шины тактовый сигнал, потом использует DLL для дробления фаз внутри, но все это - шина памяти и сами микросхемы DDR3 работают в едином тактовом домене.

Кстати, уточнение. Как то я не сразу подумал. Клоковый домен (пока) у меня по сути один - ибо нужные мне частоты получаются от базового клока делением его на два. Но разные модули используют разные частоты.

Если у тебя есть несколько независимых PLL, или одна PLL генерирует несколько частот с высокой взаимной дробностью (типа 1/253 и 1/254, например, если бывает разница между фронтами сравнимая с временем переключения вентиля то такое надо анализировать как разные домены), то у тебя несколько доменов. Если частота одна и просто кратные (которые желательно взять с PLL) или с разной фазой - то домен один.