Цитата Сообщение от Vslav Посмотреть сообщение
Не изменяется - предполагается что совпадение изначально максимально точное и постоянно проверяется при модификации модели на синхронную. То есть, если первичная асинхронная модель исполняет тест 791404 до останова за 1.165.525 нс, то текущая рабочая синхронная тот же тест до останова исполняет за 1.165.515 нс, разница в один такт обусловлена дополнительной внутренней синхронизацией DCLO - синхронная модель немножко по другому выходит из аппаратного сброса. С учетом этого сдвига - диаграммы полностью совпадают.
Хорошо бы где-то зафиксировать самую последнюю и правильную изначальную асинхронную модель (ее схему и Verilog), для тех, кому важно повторить процессор со 100% точностью (не важно, в железе или в эмуляции).