Ну как съехать... Процессор - машина состояний, и состояние между событиями CLC не изменяется само по себе (разряд затворов не учитываем, это физическая особенность реализованной схемотехники). После того как возникло событие CLC (фронт или спад) происходит его отработка, и длится эта отработка определенное почти фиксированное время. Вот как было с данными в цикле записи, пришел фронт CLC, начали разрешаться выходные буфера, ALU там довычисляло данные и тд, весь этот процесс начинается по фронту CLC и продолжается скажем 100 нс. Длительность завязана только на физические характиристики конкретных вентилей, пока они все отработают новое состояние и выдадут выходной результат. На частоте 2.5МГц длительность состояния высокого уровня CLC равна 200нс, значит вентили успеют выдать результат (за 100нс) до спада CLC, если частота 5МГц - выдадут как раз на спаде (100нс задержки равно полупериоду CLC), а на 7.5МГц результат будет уже после спада CLC. Еще иллюстрация - nDOUT активируется по срезу CLC в течение примерно 40нс, если бы можно было разогнать ВМ1 до 12МГц - то nDOUT на реальном процессоре "съехал" бы в следующий полутакт.Сообщение от Patron
Модели же являются идеальными, этих физических задержек не учитывают, у них результат появляется мгновенно после события. Поэтому и сравнивать можно только сами реакции на события (фронты CLC, защелкивание RPLY и тд) а не точную совсем времянку. Я сравнивал с медленным процессором в БК-0010 на 3МГц, чтобы физические задержки были некритичными и можно было четко идентифицировать событие фронта или среза CLC, породившее изменение сигналов.
- - - Добавлено - - -
Да, именно так. Это как свет от звезды долго идет, там уже давно сферу Дайсона построили, а нам она все еще светит
Ответить с цитированием
