Цифровая археология: 1801 и все-все-все

[Vslav]

если только сравнивать нетлисты каждый раз.

"Прогрузить нетлист" - это Utils->Load Netlist - база удаляет свой внутренний список и берет вместо него внешний
"Сравнить нетлист" - это Utils->Compare Netlist - база сравнивает свой внутренний список с внешним
Немного разные операции как бы.
Почему Вы утверждаете, что "прогрузить" проще (чем что?) и зачем вообще "прогружать" - нипанятна.

- - - Добавлено - - -

А как ещё проверить, что схема соответствует топологии?

В схемном редакторе делаем generate netlist, в редакторе плат делаем compare netlist. Если чего-то не совпадает - редактируем схему. Если ошибки топологии - редактируем плату, и никакой прогрузки.

[Advertiser]

[cpg]

делаем compare netlist

Да, наверное надо так действовать... Просто с пикадом не каждый день работаю, вот и подзабыл уже. Но всё-равно не понятно, зачем пикад удаляет дорожки при удалении нетлиста (connections)?

[Mixa64]

Как-то медленно, но очень уверенно пришло осознание того, что 1801ВМ1 это всего лишь основа для построения процессора, но еще не процессор целиком. Это к тому же определено особенностями ее (микросхемы) поведения, к ней крепко привязана необходимость иметь наружний SEL1 с битом 2, который управляет подключением ПЗУ, которое при подключении должно откликаться на адреса в районе 160000, а также должен быть кусок ОЗУ, откликающийся в районе 177674. И чтобы IRQ1 на кнопку HALT шло, самый естественный вариант. В общем, достаточно определенные рамки очерчены как для карты памяти, так и для способа переключения конфигураций памяти.

[AFZ]

Как-то медленно, но очень уверенно пришло осознание того, что 1801ВМ1 это всего лишь основа для построения процессора, но еще не процессор целиком.

Ну почему же? ИМХО, тут почти полная аналогия с не самым свежим писюком. Процессор х86, конечно, может работать и так, в минимально-упрощенной конфигурации, но для получения полноценной микро-ЭВМ ему необходим северный мост, который обеспечивает подключение динамического ОЗУ, ПЗУ БИОСа, системной шины и т.д. Так и у 1801-х. БИОСа (то есть набора подпрограмм, которые можно вызывать из программы пользователя) там, правда, нет, но остальное - POST и загрузчики, как раз, присутствуют. А то, что у 1801-х HALT-Mode не стали делать микропрограммно, а сэмулировали программой из того-же ПЗУ - ну и что? Не используйте в программах команду HALT и не рассчитывайте на микро-ODT, и можете сделать систему без "северного моста" (ВП1-030, да?). Тот же контроллер MY. Еще чаще применяли "голый" ВМ2 - я видел несколько контроллеров "сторонних" разработчиков, на которых стоял ВМ2, ПЗУ-ха, пара м/с статического ОЗУ и какая-то самопальная периферия, для управления каким-либо прибором или объектом.

А нужна полноценная микро-ЭВМ - собираем полный комплект, и вот она, МС1201-хх.

[bigral]

Думаю сложность в "понимании" pdp11 (а как следствие и признание его чем-то "из другого мира") произростает именно от момента с ODT и протокола шины QBUS. Дело в том что ранее (до средины 70х) все компы шли с этой самой "programmer console", функцией которой было контроль\управление процессором и памятью. Потом сия консоль плавно перешла в ODT внутри проца, ну а в 1801 стала опять внейшней фичей. В момент выхода всех основных процов (6800,8080,z80,6502) PROM стал чем-то совсем обыденным, потому лепить "консоль" в сам процессор было экономически не выгодно (предпологалось что те кому она нужна слепят нужные схемы снаружи), а производителям самой выч. техники консоль была менее важна чем скажем bios или basic дающие возможность быстрого старта. Про QBUS тут вообще разговора нет, ясное дело что это не S100 и не ZXBUS, проектировалось оно не для микроконтроллера собранного в одном небольшом корпусе а для пачки корзин соединенных метровыми шлейфами.

Таким образом человек для которого естественным образом первый процессор был скажем 8080,z80 или 6502 недоумевает\ и офигевает глядя на 1801... что за зверь с двумя режимами работы? Это шоли для супервизора и многозадачности? Нафик эти стартовые регистры? Нафик эти DCLO ACLO вместо одного /rst как обычно... и вообще что такой сложный и тормозной этот QBUS?

[AFZ]

Да нет, думаю, Q-Bus здесь ни при чем, шина, как шина. Внешняя, для соединения нескольких блоков не самыми короткими кабелями. Их было много разных, с примерно одинаковой скоростью (2-3 млн транзакций в секунду), когда быстродействие микропроцессоров превысило этот порог, внешние шины просто вышли из употребления.

А вот остальное - да, удивляет...

Впрочем, у меня гораздо бОльшее недоумение вызвал 8080. Вот уж точно "заготовка" для процессора. Это же надо додуматься совместить шину данных и управления? Особенно в наших условиях, когда 8080 содрали, а 8224 и 8228/38 - нет!

[form]

Особенно в наших условиях, когда 8080 содрали, а 8224 и 8228/38 - нет!

а ГФ24, ВК28/38 - это не они?

[AFZ]

а ГФ24, ВК28/38 - это не они?

Они, только их содрали намного позже. Года три у нас выпускались только ВМ80, ВВ51 и ВВ55. И буквы там, кажется, были ИК, а не ВМ/ВВ. И только потом наша электронная промышленность разродилась остальными БИС комплекта.

[Vslav]

Искал-искал темы по сбоям памяти МС1201.03, так и не нашел, спрошу здесь, так как касается напрямую ВП1-119.
Вопрос такой - а что делает на плате перемычка S4, которая между выводами 9 и 39 ВП1-119? Вывод 39 - это "честный" nRPLY, выдается после окончания операций записи и чтения с коррекцией или без. А вот 9 - это "быстрый" nRPLY, выдается примерно через 100 нс после активации выхода nCAS при операциях чтения. Фактически на такт CLK раньше чем на ножке 39. Если коррекции нет, то все нормально, память DRAM успевает выдать данные на шину. А вот если коррекция есть, то nCAS снимается и сразу активируется S1, разрешая 555ВЖ1 выдать скорректированный код. Но это происходит по факту после 100 нс после активного Fast RPLY. И корректированный код может не успеть попасть на шину. Может быть кто видел описание или документацию когда эта перемычка S4 ставится/снимается? Это может влиять на устойчивость чтения из памяти.

- - - Добавлено - - -

Еще замечательное - 9 ножка всегда генерирует ответ, даже если возникла некорректируемая ошибка чтения (фронт на DEF).
Кто-нибудь смотрел исходники теста памяти в РЕ2-134? Двойные ошибки по зависанию шины ловятся или как? Потому что, похоже, что зависания шины при установленной перемычке S4 не будет.

- - - Добавлено - - -

Если со стороны процессора поступил запрос на запись слова в DRAM, то активируется выход nWE, который поступает без изменений через буфер на входы nWE микросхем памяти. Но, если в этот момент поступает запрос на рефреш, то будет выполнен цикл рефреша с соответствующим адресом страницы. Сигнал nWE при этом остается активным. Рефреш выполняется ВП1-119 по схеме CAS-before-RAS и рассчитан на микросхемы 565РУ7. Для микросхем 565РУ5 на плате МС1201.03 используется отдельная схема, подавляющая при рефреше nCAS. Но работает она не всегда идеально, появляются иголки. Итого - выполнение рефреша при активном nWE может приводить к нежелательной записи выставленных данных по адресу рефреша, а не по адресу выставленному процессором. Это может объяснять порчу других ячеек в тесте когда процессор долбит какой-то один адрес, а разрушаются другие адреса.

[bigral]

Для микросхем 565РУ5 на плате МС1201.03 используется отдельная схема, подавляющая при рефреше nCAS. Но работает она не всегда идеально, появляются иголки. Итого - выполнение рефреша при активном nWE может приводить к нежелательной записи выставленных данных по адресу рефреша, а не по адресу выставленному процессором. Это может объяснять порчу других ячеек в тесте когда процессор долбит какой-то один адрес, а разрушаются другие адреса.

А эти nCAS иголки случайно не RC цепочкой должны гаситься?