Цифровая археология: 1801 и все-все-все

[Vslav]

Речь идет о ваших моделях памяти из "рыбы". Например mem_wb. Там же сигналы ответов формируются из входного клока, который не должен иметь больше тактов чем vm_clk_ena. Так?

На сегменте шины Wishbone тактовый сигнал должен быть общий для всех подключенных к сегменту модулей. Соответственно, wb_clk везде подается один и тот же - 100МГц. vm_clk_ena - этот сигнал используется для работы внутреннего замедлителя процессора, чтобы снаружи он выглядел так, как будто работает на низкой частоте. Транзакции на Wishbone будут происходить на полной частоте 100МГц, просто запускаться они будут редко, как будто их запускает 4МГц процессорное ядро. Еще надо будет добавить замедлитель, эмулирующий тормоза ВП1-037, пока не решено где его сделать - внутри или снаружи модуля vm1, но надо пытаться снаружи, тогда его можно будет использовать и с другими процессорами.

[Advertiser]

[Saar]

Тогда ерунда какая-то получается. Блок памяти, значит должен отвечать сигналом ack через 2 такта 100мгц после получения чтения?
Если в случае с SRAM это можно сделать, то с SDRAM это будет не реально.
Да и странно это, при vm_clk_ena в 4мгц, процессор будет "шагать" раз через 25 импульсов, а ответы от устройств будут приходить в каждом?
Что-то я совсем запутался..

- - - Добавлено - - -

Хорошо, зайду с другой стороны:
А что если просто sys_clk_p и sys_clk_n тактовать обычным меандром 4мгц и vm_clk_ena(1'b1), vm_clk_slow(1'b0)?

[Vslav]

Тогда ерунда какая-то получается. Блок памяти, значит должен отвечать сигналом ack через 2 такта 100мгц после получения чтения? Если в случае с SRAM это можно сделать, то с SDRAM это будет не реально.

Почитайте спецификацию Wishbone. Модуль должен отвечать не через два такта, а по мере готовности данных.
Для SDRAM время обращения будет плавающим - от 7 до 30-40 тактов 100МГц, так как будут идти еще конкурирующие процессы - чтение памяти видеоконтроллером, рефреш, обращение другого агента (КЦГД или КСМ, например, но это не для БК уже).

Да и странно это, при vm_clk_ena в 4мгц, процессор будет "шагать" раз через 25 импульсов, а ответы от устройств будут приходить в каждом?
Что-то я совсем запутался..

Ядро от шины не зависит. Все модули в системе работают в едином клоковом домене - wb_clk. В том числе и процессорное ядро. Когда ядру требуются данные оно обращается к своему интерфейсному модулю. В vm1_wb этот модуль работает на Wishbone. В нем есть счетчик, он считает такты ядра wb_clk, если оно не ждет готовности данных. Когда приходит обращение на транзакцию - счетчик начинает считать в обратную сторону, тактами 4 МГц, и только когда досчитает до нуля - запускает фактическую транзакцию на шине. Ядро в это время стоит, ждет данные. Кстати, эту часть я еще не проверял, там код реализован только в первом приближении, уже видно что его надо усложнять чтобы достичь точной потактовой внешней совместимости с реальным CPU.

А что если просто sys_clk_p и sys_clk_n тактовать обычным меандром 4мгц и vm_clk_ena(1'b1), vm_clk_slow(1'b0)?

Можно и так, начните с простого варианта.

[Saar]

Еще надо будет добавить замедлитель, эмулирующий тормоза ВП1-037, пока не решено где его сделать

а расскажите если не сложно как он замедляет процессор. Делать полную модель 037, мне кажется, смысла нет.

так как будут идти еще конкурирующие процессы - чтение памяти видеоконтроллером

У меня видеоконтроллер точно не будет тормозить шину. Я использую уже проверенный способ - кэш во внутренней памяти.

что-то не получается.
после ACLO -> 0 на шине должен быть выставлен адрес 177716, а там почему-то 0.
скрин прилагается.

в чем может быть проблема?

wire clk_cpu   =  clk_4mhz;

vm1_wb cpu
(
   .vm_clk_p(clk_cpu),
   .vm_clk_n(~clk_cpu),
   .vm_clk_slow(1'b0),
   .vm_clk_ena(1'b1),
   .vm_clk_tve(1'b1),
   .vm_clk_sp(1'b0),
   .vm_pa(2'b00), 

...

   .vm_reg14(16'o000000),
   .vm_reg16(16'o100000),
   .vm_sel(vm_sel)
);

чёрт, не получается оригинальный размер картинки залить. Форум упорно уменьшает размер
http://imageshack.com/a/img910/319/pH6Uxm.png

[b2m]

Форум упорно уменьшает размер

Откажись от jpeg

[Saar]

Откажись от jpeg

У меня картинка в PNG.

- - - Добавлено - - -

Vslav,
Нашел в чем была проблема: файл инициализации vm1_reg.mif находится у меня не там, где прописано у вас. Самое странное, что Quartus никак не ругался на это. Компилировалось без ошибок. Хотя, я помню когда мои файлы инициализации ПЗУ указывали на неправильный путь, Quartus ругался ошибками и не хотел синтезировать. Может имеет смысл отказаться от такого варианта?

- - - Добавлено - - -

А вот и Hello World.


вдохновляет

[Vamos]

А вот и Hello World.

Извините за оффтоп, а что за плата видео захвата? через RGB?

[Saar]

Vamos,
AverMedia ExtremeCap U3 (HDMI)
У меня так: MIST Board -> PAL RGBS -> SCART to HDMI converter -> U3.

[Vamos]

SCART to HDMI converter

А эта коробочка как называется?

- - - Добавлено - - -

А УКНЦ (МС-0511) случайно нет?

[Vslav]

О, на полдня отошел, а в теме нафлудили, может быть для БК отдельную заведем, я тоже там писать буду? А то тут свежие микрофоточки ожидаются

файл инициализации vm1_reg.mif находится у меня не там, где прописано у вас. Самое странное, что Quartus никак не ругался на это. Компилировалось без ошибок. Хотя, я помню когда мои файлы инициализации ПЗУ указывали на неправильный путь, Quartus ругался ошибками и не хотел синтезировать.
Может имеет смысл отказаться от такого варианта?

Он ругается, зависит от того какой уровень предупреждений выставлен. Скорее всего как Warning прошло. А предупреждения полезно просматривать, а не забивать на них . Здесь нужна инициализация памяти константами, причем в модуле который вынесен в альтеровскую библиотеку, mif файл это стандартный способ инициализации, рекомендуемый производителем.

А вот и Hello World.
вдохновляет

Отлично, поздравляю!

- - - Добавлено - - -

Свежие фоточки:
YM2148 (388MB)
YM2148 (диффузия, 392MB)
AY-3-8910 (435MB)

8910 интересная, сделана по дешевой классической технологии с металлическими затворами. Никаких поликремниевых самовыравнивающихся затворов и прочего хайтека. Отсюда возможна нестабильность параметров, кстати.