Изучение с "нуля" VHDL и ПЛИС Xilinx

[Ewgeny7]

8 y : out std_logic; -- Выход тактовой частоты (3.5 МГц).

Синтаксическая ошибка. В строчке, где описывается последний сигнал, после std_logic ставить точка_запятая не нужно. Убери, и всё заработает.

---------- Post added at 09:43 ---------- Previous post was at 08:19 ----------

Сама программа под спойлером.
Там всего три строчки кода. Попробуй самостоятельно написать, прежде чем заглядывать.



Подсказка - там один счетчик, и два элемента простой логики И

Скрытый текст

library IEEE; 
use IEEE.std_logic_1164.all; 
use IEEE.std_logic_unsigned.all;  

entity led is
	port(
	CLK		: in std_logic;
	CLK_7	: out std_logic;
	CLK_35	: out std_logic
	);
end led;

architecture led_arch of led is 

signal CNT		: std_logic_vector(1 downto 0);

begin

CNT <= CNT+1 when (falling_edge(CLK));

CLK_7 <= '1' when (CNT(0)='1' and CLK='1') else '0';
CLK_35 <= '1' when (CNT(1)='1' and CNT(0)='1' and CLK='1') else '0';

end led_arch;

А две строчки логики можно еще упростить до булевой алгебры, синтаксис это позволяет:
CLK_7 <= (CNT(0) and CLK);
CLK_35 <= (CNT(1) and CNT(0) and CLK);

[свернуть]