На Verilog можно проще
reg [15:0] out;
reg [3:0] int;
always @ *
begin
out = 0;
out[in] = 1'b1;
end
На Verilog можно проще
reg [15:0] out;
reg [3:0] int;
always @ *
begin
out = 0;
out[in] = 1'b1;
end
Эту тему просматривают: 1 (пользователей: 0 , гостей: 1)
Ваши права
Ответить с цитированием