Изучение с "нуля" VHDL и ПЛИС Xilinx

[Ewgeny7]

Ругается так: Object y of mode OUT can not be read.

Правильно ругается. нафига ты у засунул в список чувствительности? Я же тебе только что разъяснял, что это не нужно.

---------- Post added at 20:02 ---------- Previous post was at 20:00 ----------

вот это скомпилируй:

library IEEE; 
use IEEE.std_logic_1164.all;
use IEEE.STD_LOGIC_arith.ALL;
use IEEE.STD_LOGIC_unsigned.ALL;

entity dc_1 is
    port(a : in std_logic_vector (3 downto 0); -- Вход (8421).
        y : out std_logic_vector (15 downto 0)); -- Выход 16 выводов.
end entity dc_1;

architecture id_1 of dc_1 is -- Дешифратор 4:16.
begin
    process (a)
        begin
            case a(3 downto 0) is
                when "0000" => y <= "0000000000000001";
                when "0001" => y <= "0000000000000010";
                when "0010" => y <= "0000000000000100";
                when "0011" => y <= "0000000000001000";
                when "0100" => y <= "0000000000010000";
                when "0101" => y <= "0000000000100000";
                when "0110" => y <= "0000000001000000";
                when "0111" => y <= "0000000010000000";
                when "1000" => y <= "0000000100000000";
                when "1001" => y <= "0000001000000000";
                when "1010" => y <= "0000010000000000";
                when "1011" => y <= "0000100000000000";
                when "1100" => y <= "0001000000000000";
                when "1101" => y <= "0010000000000000";
                when "1110" => y <= "0100000000000000";
                when others => y <= "1000000000000000";
            end case;
    end process;
end id_1;