Изучение с "нуля" VHDL и ПЛИС Xilinx

[Ynicky]

А что Вы будете вычислять 64р числами?
Точные математические функции?
Разрядность определяется точностью и максимальными значениями
оперируемых чисел, а никак не быстродействием.

[Advertiser]

[Ynicky]

"Хотелось бы, чтобы система могла быть, максимально точной и могла вычислять как можно большие максимальные значения."

Наибольший процент вычислений будет уходить на вычисление адресов
операндов, что не будет выходить за рамки 4ГБ (32р).
А собственно математические вычисления делают на сопроцессорах.

[Bobo]

Сам процесс думаю будет долгий, но с чего-то начинать нужно.

Для начала хочу определиться с разрядностью ПЭ.

для начала нужно определиться с системой команд
что это будет - ZX80, 6502 или еще чего

[AlexG]

1) -2 тормознее -3 (чем больше цифра тем быстрее и дороже)
2) разрядность процессора (его регистров) на прямую не связана с разрядностью внешней памяти. те внутри 32 бит снаружи 8 бит или на оборот.
3) адресное пространство памяти данных адресует минимальную единицу данных. обычно это байт те 4Г байта на 32 битной шине адреса. но можно адресовать и 4Г слов по 32 бита на 32 битной шине адреса - но тогда каждый символ (char) будет занимать в памяти 4 байта.
4) обычно критерием оптимизации ПЭ является максимальное быстродействие на нужных алгоритмах обработки информации. Оптимизируется разрядность регистров, разрядность шин адреса/данных (программа короткая хватит и 16 бит шины адреса, а данных много то шина адреса данных будет 32 бит), система команд (обычные или оптимизированные на ЦОС). итд.
5) при этом чем выше разрядность регистров ПЭ тем ниже будет максимальная тактовая ПЭ (специфика плис - для нашего случая).
6) -3N буква N говорит что в данной плисе отсутствует аппаратный контроллер памяти MCB. -2N таких плис не существует.
7) раздельные шина команд и данных на 144 пинах корпуса затруднительно выполнить.
8) докучи для "плоских" корпусов есть ограничение "для одновременно переключаемых выводов" приходится ограничивать "мощность" используемых выводов. иначе будут "звяки". особенно на двух слойных платах.
9) Все плисы s6lx имеют одинаковую начинку. за исключением MCB: LX6 =0 LX9/16/25/45=2 lx75/100/150=4 шт (ну естественно и др. ресурсы имеются в различном объёме).
http://www.xilinx.com/publications/p...duct_Table.pdf
10) MCB "жёстко" привязан на конкретные выводы плисы.

[Ewgeny7]

Не переживай, всё так и будет и даже круче.

Когда? На сколько ставить будильник?

[s_kosorev]

Цитата:
Сообщение от AlexG
3) адресное пространство памяти данных адресует минимальную единицу данных. обычно это байт те 4Г байта на 32 битной шине адреса. но можно адресовать и 4Г слов по 32 бита на 32 битной шине адреса - но тогда каждый символ (char) будет занимать в памяти 4 байта.


Вот тут не совсем понял, что вы хотели сказать. Что 32 бита, это 4 байта, ну как бы и так понятно. Возможно имели в виду работу памяти, что возможно протокол конкретной памяти передаёт информацию между Процессором и памятью порциями, возможно, вот я посмотрел SDRAM там шина данных как вроде 16 разрядная, адресов 12 и так далее.

Собственно занавес...

[AlexG]

Собственно занавес...

Ну зачем сразу бежать за попкорном...
Ну попутал человек работу со SDRAM и понятие минимально адресуемой единицы данных.

Ещё надо будет прояснить (самому ТС) что есть Гарвард и фон Нейман.
и почему у плисы "не хватит" ног на раздельную шину данных (ш.адрес+ш.данные) и шину команд (ш.адрес+ш.команд)... итд.

[s_kosorev]

В природе бывают процессоры, которые байт адресовать не умеют, но ТС если занимается разработкой ПЭ, подумал бы хотя бы как на его ПЭ вывести строку на экран, или массив байт отсортировать, а не волноваться что на сложение 64бит числа нужно 2 инструкции

[Bobo]

ведь MicroBleze влез каким-то макаром в Spartan-3 у которого 68 пользовательских выводов

MicroBleze выводы вроде не нужны - он внутри плисины живет

[Bobo]

Viktor2312, может, если выводов хватит