Изучение с "нуля" VHDL и ПЛИС Xilinx

[Ewgeny7]

Посмотрел я и понял, мне нужен Херасик который делает Циклоны со Срамом.

Да... Но самый дешевый я нашел за 8500. Пичалька. Реверсе втрое дешевле.

[Advertiser]

[Ewgeny7]

А можно ссылочку, глянуть где, и как выглядит?

нашел здесь - http://radiohit.umi.ru/market/sredst...azrabotki/de1/
Эта плата - вообще классика, с нее многие начинали, и на нее куча готовых конфигов.
И главное - на ней есть вся периферия, которая может понадобиться.

---------- Post added at 17:54 ---------- Previous post was at 17:52 ----------

может вот такую платку взять для начала

Цены - етить-колотить...

---------- Post added at 17:56 ---------- Previous post was at 17:54 ----------

Посмотри Марсоход. Это не только платка, но и целый ресурс с форумом по этой плате, отправка почтой 200рэ.

[Ewgeny7]

т.к. ReVerSE оказался уж слишком простой и дешевой альтернативой как для начинающего

надо туда свистелок и перделок навтыкать, чтобы светилось и гудело. И цену вдвое поднять. Тогда начинающие ее заметят?
Хорошие платы у тебя получились. Только рекламы не хватает, ИМХО....

[ivagor]

http://www.elitan.ru/price/index.php...ley=-1&mfg=all

http://www.chipdip.ru/product/de0-nano/

Вот этот я мог бы заказать хоть сегодня, хоть сейчас. Но в первом месте не заказывал ничего ни разу, то есть есть определённый гемор регистрироваться и т. д. Во втором дороговато.

В чипидипе цена мягко говоря высоковатая.
Два раза заказывал здесь, все четко прислали.

---------- Post added at 22:04 ---------- Previous post was at 22:00 ----------

Конечно, все равно дорого. Дешевле через официального дилера. Один раз покупал через эфо, но сейчас там на складе de0-nano не видно.

[Totem]

Если хочешь совсем бюджетно спроси меня отсыплю и древностей от 7032-64 3128 3256 240 570 до еще актуального 2 циклона. хехе, с тебя только почтовые расходы хехе. на ибей сходи там есть все, если паять ломает.
хорошую контору тебе присоветовали.

[Totem]

дружище если ты так будешь "копипастить"то смысла то 0, с таким же успехом можно взять книжку Бибило П.Н,

[s_kosorev]

На Verilog можно проще

reg [15:0] out;
reg [3:0] int;

always @ *
begin
out = 0;
out[in] = 1'b1;
end

[Ewgeny7]

Давайте без верилога в этой теме. Третий раз уже посты выпиливаю...
Я тоже пишу на верилоге, но VHDL один фиг роднее... Он как-то монументальней и паскалистее

[Totem]

Давайте без верилога в этой теме. Третий раз уже посты выпиливаю...
Я тоже пишу на верилоге, но VHDL один фиг роднее... Он как-то монументальней и паскалистее

Согласен, твой подарок тебя ждет уже 2 года.

[s_kosorev]

Не исключаю что на VHDL возможна такая запись, гуру VHDL приведите пример, этот код с натяжкой показывает как раз разницу между функциональным и поведенческим описанием