Специалист на ПЛИС

[ivagor]

Мое понимание разницы в том, что VHDL это описание аппаратуры в принципе, а Verilog HDL уже конкретная заточка под алгоритмичность в удобство человека (программиста). Сорт оф.

Для себя я пока понимаю так. Возможности veriloga и VHDL практически одинаковые, но исходники на verilog компактнее. Т.е. как минимум мне нужно меньше жать клавиши, а результат тот же
Но некоторые предпочитат VHDL. Это некое субъективное предпочтение ("нравится и все") или есть объективные преимущества?