Качественный (параноидальный) тест ОЗУ

[HardWareMan]

В схемках XT и первых PS/2 была. А по сути: микра ставится параллельно остальным, кроме данных. Вход микры подключаем к выходу схемы XOR всех бит данных (т.е. в нашем случае 8XOR). Выход на XOR с тем же 8XOR. Если будет неравенство - то генерировать NMI и желательно защелкнуть адрес возникновения.

[Reobne]

Интересно узнать побольше про реальную программу, на которой происходит сбой. Большая-ли она? Реально-ли её дизасемблировать, расчленить, составить на её основе тесты?

[vlad6502]

Интересно узнать побольше про реальную программу, на которой происходит сбой. Большая-ли она? Реально-ли её дизасемблировать, расчленить, составить на её основе тесты?

Программа - shell.rk из комплекта ПО SD контроллера от vinxru
Есть исходники на C и ассемблере. Я ее поковырял немного, чуть сузил круг поиска, но всерьез внутрь пока не лез - 12кб бинарник.

Нашел тут микруху 155ИП2 - как раз занимается контролем четности. C NMI сложновато в Микро-80, поэтому при обнаружении ошибки можно сбрасывать сигнал READY и на инженерном пульте смотреть адрес

[HardWareMan]

Да, можно и так. Вполне себе.

[Reobne]

Смотрю в SHELL.ASM и вижу команду INR M.
Можно её проверить, на удачу:
берём память в аккумулятор.
Делаем цикл 16 раз.
В цикле 16 команд INR M.
Сравниваем аккумулятор с памятью.
Если NZ, то печатаем HL, A и (HL).
Переходим на следующую ячейку.

Как-бы тест на скорость. А то обычно тесты сначало пишут, потом ждут, потом проверяют.

[vlad6502]

еще в самом начале я пробовал полный перебор значений ячеек - там как раз было циклическое запись/чтение значений каждого байта

но, для очистки совести, можно попробовать Ваш вариант

[HardWareMan]

INR M отличается от LDA/STA/LDAX/STAX/MOV M тем, что это RMW команда. А это значит, что тайминги будут следующие: 4-3-3. 3 такта между чтением и записью. Самое короткое из возможных. Т.е., я хочу сказать, что надо пробовать разные методы чтения и записи.

[Barmaley_m]

Нужно гуглить в интернете научные труды на тему тестирования динамической памяти. Там много разных нюансов. Например, некоторые ошибки проявляются только если одновременно идет изменение уровня на многих (всех) линиях адреса или данных. Это приводит к появлению помех по питанию, и иногда (особенно на дефектных микросхемах) такие помехи приводят к ошибкам.

Много дельных мыслей высказал MM, спасибо. И я поддержу сказанное им. От разводки платы зависит 90% работоспособности схемы. И для микросхем ОЗУ это тоже актуально. Очень критична разводка питания. Нужно много блокировочных конденсаторов разных номиналов, поближе к выводам питания микросхем, чтобы сглаживать пики потребления тока как на низких, так и на высоких частотах. Дорожки питания должны быть толстыми и вести прямо к источнику питания. По возможности еще и короткими.

При разводке питания удобно представить себе, что микросхема является источником импульсов тока на своих выводах питания. И нужно эти импульсы тока замкнуть наиболее коротким путем, чтобы они не распространялись по схеме. И словосочетание "наиболее коротким" следует понимать очень серьезно. Каждый лишний миллиметр дорожки - зло.

[vlad6502]

В начале этого топика я как раз давал ссылку на диссертацию «Исследование методов проверки работоспособности микросхем памяти РЭА», там большой раздел по алгоритмам тестирования ОЗУ

Вчера попробовал тест от DDp . Успех можно назвать частичным - тест просто завис Когда я перекомпилировал его в область памяти статического ОЗУ - заработал, но проблемную РУшку так и не обнаружил.

Идея с INR M - интересна, попробую.

[Reobne]

Для дополнительной парноидальности можно заполнить память нулями, прогнать по 256 раз INR M, потом по 256 раз DCR M.
Заполнить память FF-ами, опять прогнать.
Заполнить память FF-ами, прогнать.
Заполнить память AA-ами, прогнать.
Заполнить память 55-ами, прогнать.
Заполнить память рандомом, прогнать.
Инвертировать память, прогнать.