Contended memory и прочие тормоза спектрумов

[ZXMAK]

Мне интересно, когда на шину попадают HL и SP в командах, которые не читают/пишут память косвенной адресацией?

Какие-то внутренние циклы в процессоре происходят, при этом полная комбинация сигналов для доступа к памяти не возникает, но ula из-за неполной дешифрации считает что такое обращение идет и анализирует то что у процессора в этот момент на адресных линиях оказалось для формирования задержки.
А на адресных линиях в этот момент оказывается содержимое этих регистров из-за особенностей реализации схемы внутри процессора

---------- Post added at 07:05 ---------- Previous post was at 06:57 ----------

Вот эти команды не должны выкидывать на ША значения SP, HL, rr и прочего, это все внутри проца деется.
То есть, если я в быстрой памяти делаю ld sp,hl, sp и/или hl укзывают в медленную память, i указывает в быструю память, то тормозов быть не должно.

А они будут, я об этом и говорю. Что по смыслу операции задержки быть не должно, но на риале она есть из-за упрощенной логики ula и особенностей процессора.
Если IR указывает на медленную память, то NOP в быстрой памяти выполнится без задержки, а LD SP,HL с задержкой. Цикл регенерации и в той и в другой инструкции одинаковые. И к медленной памяти обе инструкции не обращаются. Но у одной задержки не будет, а у другой будет

[Advertiser]

[Alex Rider]

А они будут, я об этом и говорю.

А есть где почитать про это?

[Spectramine]

http://scratchpad.wikia.com/wiki/Contended_memory
http://scratchpad.wikia.com/wiki/Contended_IO
http://zx-pk.ru/showthread.php?p=1659#post1659

[Alex Rider]

http://scratchpad.wikia.com/wiki/Contended_memory

Ага, понял. Если инструкция выполняется дольше 4 тактов, то будет задержка по IR, но не по содержимому регистров.
upd: Вернее, тоже не совсем так, дето не в длительности инсрукции.

[ZXMAK]

Ага, понял. Если инструкция выполняется дольше 4 тактов, то будет задержка по IR, но не по содержимому регистров.
upd: Вернее, тоже не совсем так, дето не в длительности инсрукции.

дело не в тактах, а в том как процессор инструкцию выполняет. На какихто инструкциях IR на шине болтается, на каких-то PC, на каких-то SP, на каких-то HL. Но чтобы это улу заффектило, нужно чтобы кроме адреса совпала еще комбинация сигналов. Большинство инструкций вообще улу не аффектят (кроме прямого влияния по смыслу операции).

[Spectramine]

Ага, понял. Если инструкция выполняется дольше 4 тактов, то будет задержка по IR, но не по содержимому регистров.
upd: Вернее, тоже не совсем так, дето не в длительности инсрукции.

В таблице внизу (http://scratchpad.wikia.com/wiki/Contended_memory) каждая инструкция расписана по временным интервалам в тиках, в начале каждого интервала процессор может быть задержан в зависимости от значения регистра, указанного вместе с длительностью интервала.

Например, pc:4 означает - на первом такте 4-тактового интервала процессор может быть задержан ULA, если значение PC в данный момент находится в адресах медленной памяти.
Большинство команд могут тормозиться многократно:
pc:4,pc+1:4,ir:1 x 7 => pc:4,pc+1:4,ir:1,ir:1,ir:1,ir:1,ir:1,ir:1,ir:1.

В квадратных скобках указан вариант выполнения команды при выполнении условий команды..

[Alex Rider]

Например, pc:4 означает - на первом такте 4-тактового интервала процессор может быть задержан ULA, если значение PC в данный момент находится в адресах медленной памяти.

Ага, сообразил. Вот для ld sp,hl указано: pc:4,ir:1 x 2. Это значит, что процессор тормозится по значениям pc и ir в медленной памяти, но не hl и sp. Потому что ни hl, ни sp на шину во время исполнения не попадают. А вот для ret sp в медленной памяти может вызвать тормоза, потому что происходит косвенное чтение по sp, и он попадает на ША.

---------- Post added at 23:15 ---------- Previous post was at 23:13 ----------

На какихто инструкциях IR на шине болтается, на каких-то PC, на каких-то SP, на каких-то HL.

pc на всех, ir - если во время выполнения инструкции предусмотренна регенерация, другие регистры - если их значение выставляется на ША для косвенной адресации памяти или портов.

[ZXMAK]

pc на всех, ir - если во время выполнения инструкции предусмотренна регенерация, другие регистры - если их значение выставляется на ША для косвенной адресации памяти или портов.

еще раз повторюсь - регенерация на всех инструкциях есть, но на улу она не влияет. задержки по IR возникают НЕ во время регенерации. Какие инструкции другие регистры выставляют, можно по коду в zxmak2 посмотреть

[Barmaley_m]

Спасибо за табличку. Любопытно, contended memory оказалась не такой плохой, какой я ее себе представлял. Где-то раньше слышал, что любая попытка чтения из медленной памяти приводит к задержке процессора до самого конца строки экрана (т.е. задержка до 128 тактов), а оказывается - максимум на 6 тактов, после чего открывается окно в 2 такта для свободного обращения к памяти. Вероятно, в ULA для этого установлено несколько буферных регистров. 2 такта - это, наверное, чтобы один полный цикл доступа к памяти Z80 в них уложился.

[drbars]

Написал простенький тест для замера скорости памяти в тактах на INT на 128К машинах. Можно жать TURBO, смотреть на циферки

speedtest.zip