Потактовый клон Денди на FPGA

[Titus]

Немного офтопа, но в тему реверса.

Что это за транзистор, у которого база соединена с плюсом питания (обведен оранжевым).
Это не простая подтяжка, а что тогда?

[ALS]

Это же полевые транзисторы. В таком включении они могут быть источником тока.

[Titus]

Это же полевые транзисторы. В таком включении они могут быть источником тока.

Но он включен не так, как другие транзисторы в роли резисторов в данной схеме. Не может же быть, чтобы одновременно и обедненные и обогащенны Н-Мопы применялись?

[HardWareMan]

Могут. Это нормальная практика для несимметричного каскада. Позволяет экономить кристалл. Полноценный push-pull делают только там, где это действительно необходимо.

[Titus]

Но это не обьясняет, почему в T9442 затвор соединен одним образом, а в T2442, затвор идет на плюс питания.
Чем отличаются оба этих включения, если и там, и там, транзистор представляет из себя фактически резистор.

[HardWareMan]

Но это не обьясняет, почему в T9442 затвор соединен одним образом, а в T2442, затвор идет на плюс питания.
Чем отличаются оба этих включения, если и там, и там, транзистор представляет из себя фактически резистор.

Картиночке из инторнета - верить! Вот и всё объяснение.

[and1981]

Добавил на гитхаб свой вариант верилога мультирегионального ППУ 2С02(7) https://github.com/andkorzh/RP2C02-7- . Как и APU, данный дизайн был выполнен на основе реверса оригинальных чипов NES (Famicom) NTSC и PAL регионов, однако для большей совместимости c играми в режиме PAL оставлен тайминг прерывания как у UA6538. Выход осуществялется в RGB на видео ЦАП. Эмфазис пока еще не реализован. Возможно будет добавлен скандаблер, чтобы можно было использовать для вывода в VGA. Опционально можно использовать вывод и в композит, если добавить композитный кодер от HardWareMan, либо в S-Video.
Фото прототипа RGB_PPU я уже публиковал ранее:

[and1981]

В далёком 2012 году на заре начала реверса 6502 @org сваял своё вериложное ядро, все эти годы оно лежало в репе непроверенное. Вот решил я его таки довести до ума. Там у него с верхней половиной процессора все было без особых замечаний, но вот с низом (ALU, PC, Buses, Reg) - беда. Ну ничего, пришил я свои модули из своего вериложного 6502 ядра к его верху, после недолгих безуспешных попыток его запустить оно таки стартовало. Однако тесты проходило с ошибками. Буквально за полчаса все ошибки были выловлены и наказаны. Благо есть готовое окружение в виде FPGA клона APU NES (Famicom) куда можно пришить ядро и изголяться над ним пока оно не начнет нормально работать. По итогу оно даже вместилось в CPLD ALTERA EPM570. Что очень хорошо, так как не нужно тратить более дорогой Циклон.

Core6502.rar

[and1981]

Поскольку тесты для платформы NES (Famicom, Dendy) не отражают в полной мере работоспособность всех модулей процессора, таких например как модуль десятичной коррекции (BCD), было решено дополнительно верифицировать свое верилог ядро 6502 с помощью функционального теста Клауса Дормана. https://github.com/Klaus2m5/6502_65C02_functional_tests
Тест занимает 96241361 циклов и проходил на частоте 2.5 МГц примерно за 40 секунд. Но и здесь не обошлось без подводных камней, были обнаружены нескольно недочетов в АЛУ, которые мешали полностью завершить тест, но после непродолжительного дебага все они были устранены и тест завершился успешно. Тестирование проходило на китайской девборде на базе ALTERA Cyclone IV EP4CGX150DF27I7. Очень богатый ресурсами камушек, одних LUT 150 тысяч, но главное это объем памяти М9К, который позволил разместить на внутренних ресурсах FPGA - ОЗУ емкостью 64килобайта, ибо тестирование проходит c ОЗУ инициализированным начальными значениями. Стоит эта девборда на aliexpress относительно дешево, что и определило её выбор в качестве тестового стенда. Успешное прохождение теста фиксировалось зажиганием светодиода, который был забинден на адрес $3469. Кроме того, состояние адресной шины процессора дополнительно отслеживалось с помощью 16-ти канального логического анализатора DSLogic Plus.