Цитата Сообщение от andykarpov Посмотреть сообщение
PLL сконфигурирован на частоту 112.5 МГц (это как бы в 4 раза выше, чем 28 МГц для clk_bus в DivGMX)
Сделал две сборки для ПЛИС ep3c10e144c8n и ep4ce10e22c8n, задал частоту clk_bus = 112MHz.

Есть ещё парочка мыслей где проблема, нужно будет кому-то пробовать запускать тестовые сборки, или придется искать спек +2 для отладки.