Сборка настройка платы Орион-128(УКНЦ)+ PS/2(caro)+FDD+IDE+Z80card2....

[Error404]

Но зато будет RGB-PAL на AD724.

Как по мне, полезнее узел согласования со СКАРТ (на 4 транзисторах и кучке диодов-резисторов). СКАРТ не ухудшает качество, а RGB-PAL думаю ухудшит. В то же время переходники SCART->композит в любом Ашане есть по 60 рублей, я даже в свое время купил таких пару штук, но так и не попробовал.

[Advertiser]

[uart]

Error404, за 60 рублей это не правильный СКАРТ, никакого RGB там нет.

[Error404]

Как бы там ни было, ЕМНИП PAL это 352 точки в строке в нечересстрочной (50Гц) развертке. Как этот конвертор будет туда засовывать наши 480/512 точек? Будет муаровая размазня, и это в компе который в отличии от Спектрума более годен под текстообработку чем под игры.

[Павел Рябцов]

Как бы там ни было, ЕМНИП PAL это 352 точки в строке в нечересстрочной (50Гц) развертке. Как этот конвертор будет туда засовывать наши 480/512 точек? Будет муаровая размазня, и это в компе который в отличии от Спектрума более годен под текстообработку чем под игры.

Для этого остался VGA. Сергей, лучше отетьте на мой вопрос по ТМ ке, где взять А9?

[Error404]

A19 - это сигнал с выхода DD16.2 (функционально - D3 порта F9 дополнительной половинки ТМ7 схемы расширения ОЗУ, сложенный на гейте с сигналом области F000..F3FF).
Сейчас ОЗУ в варианте с РУ7 набирается блоками по 256кб. Блоки управляются DD29 (ИД4, все номера по журнальной схеме), с нее выходят сигналы управления нашими двумя модулями (256+256=512кб) и расширением до 1024кб (сигналы КТ1..КТ4 в журнальной схеме, тут их подавать некуда, а вот в ревизии 512 это дополнительная плата ОЗУ вторым этажом - вторые 512кб). В случае использования двух планок SRAM по 512к (это проще чем одна на 1024 - более универсально с РУ7 по разводке управления памяти свыше 256кб) DD16.2 отрезать от ИД4 (а тот вход ИД4 пересадить на +5) а сигнал A19 заводится в параллель на обе планки и подается на ножки A18 (самые старшие) тамошних SRAM-ок. Остальные ножки SRAM-ок (A0..A17) и сигналы управления (W, OE) берут от РУ7,АП6 и с регистра-защелки половинки адреса (ХЗ что там защелкивать - CAS или RAS).

[Павел Рябцов]

A19 - это сигнал с выхода DD16.2 (функционально - D3 порта F9 дополнительной половинки ТМ7 схемы расширения ОЗУ, сложенный на гейте с сигналом области F000..F3FF).
Сейчас ОЗУ в варианте с РУ7 набирается блоками по 256кб. Блоки управляются DD29 (ИД4, все номера по журнальной схеме), с нее выходят сигналы управления нашими двумя модулями (256+256=512кб) и расширением до 1024кб (сигналы КТ1..КТ4 в журнальной схеме, тут их подавать некуда, а вот в ревизии 512 это дополнительная плата ОЗУ вторым этажом - вторые 512кб). В случае использования двух планок SRAM по 512к (это проще чем одна на 1024 - более универсально с РУ7 по разводке управления памяти свыше 256кб) DD16.2 отрезать от ИД4 (а тот вход ИД4 пересадить на +5) а сигнал A19 заводится в параллель на обе планки и подается на ножки A18 (самые старшие) тамошних SRAM-ок. Остальные ножки SRAM-ок (A0..A17) и сигналы управления (W, OE) берут от РУ7,АП6 и с регистра-защелки половинки адреса (ХЗ что там защелкивать - CAS или RAS).

Я так понял, 6 вывод D16.2 отрезаем от D29 13 вывод. Вот так примерно.

[Error404]

Я так понял, 6 вывод D16.2 отрезаем от D29 13 вывод. Вот так примерно.

Да, примерно так. Только я не понял про вход D16.2. Сигнал 118 на него подается уже с учетом схемы РУ7? Просто 118 оно именовалось в журнальном на РУ5.
И еще я бы заменил две (DD18 и дополнительную из схемы РУ7) половинки ТМ7 порта F9 (4 бита в сумме) на одну ТМ9 (6 бит, т.е. с запасом до 4Мбайт), а освободившуюся половинку ТМ7 DD18 отдать в схему 480 вместо второй половинки тамошней дополнительной ТМ7 что мы заменим на ТМ9. Т.е. по количеству МСХ одинаково, но имеем запас по порту расширения страниц памяти (и входы данных ТМ9 развести все - на D0..D5).

- - - Добавлено - - -

(ХЗ что там защелкивать - CAS или RAS).

Народ что надо защелкивать в Орионе-128 при переходе с DRAM на SRAM - CAS или RAS? Чтобы сэкономить один регистр и не защелкивать оба адреса?
Поскольку защелкивать придется сигналом инверсным к CAS/RAS, то CAS(или RAS?) надо на основной плате проинвертировать и вывести полученный сигнал в параллель на оба модуля на свободную ножку (чтобы на модули SRAM не тащить инверторы). Получится примерно так (см. вложение), но без инвертора, с одним регистром-защелкой из двух, со старшими адресами по A18, и АП6 тоже не нужны - они у нас уже стоят на основной плате:

[Павел Рябцов]

Да, примерно так. Только я не понял про вход D16.2. Сигнал 118 на него подается уже с учетом схемы РУ7? Просто 118 оно именовалось в журнальном на РУ5.
И еще я бы заменил две (DD18 и дополнительную из схемы РУ7) половинки ТМ7 порта F9 (4 бита в сумме) на одну ТМ9 (6 бит, т.е. с запасом до 4Мбайт), а освободившуюся половинку ТМ7 DD18 отдать в схему 480 вместо второй половинки тамошней дополнительной ТМ7 что мы заменим на ТМ9. Т.е. по количеству МСХ одинаково, но имеем запас по порту расширения страниц памяти (и входы данных ТМ9 развести все - на D0..D5).

118 сигнал я не менял, он был и в предыдущем варианте. При этом вроде всё работало. Я поменял местами только D16.3 и D8.4.
По остальному ничего не понял))

[Error404]

118 сигнал я не менял, он был и в предыдущем варианте. При этом вроде всё работало. Я поменял местами только D16.3 и D8.4.

Да все верно. Просто возникла путаница из-за того, что я смотрю в схему переделки РУ7, а в журнале и в схеме переделки на РУ7 DD16.2 и DD16.3 переставлены (хотя по номерам выводов совпадают). Вот смотри:

- - - Добавлено - - -

Я поменял местами только D16.3 и D8.4.
По остальному ничего не понял))

Как можно поменять местами D16.3 и D8.4 если это ЛА3 и ЛИ1 ?

Что касается остального смотри на картинках: исходный вариант и что я предлагаю

- - - Добавлено - - -

A20 и A21 типа резерв на будущее. Для расширения до 4Мб (можно не делать)

[Павел Рябцов]

Типа так, вопрос, куда 9 вывод подсоединить?