Цитата Сообщение от KTSerg Посмотреть сообщение
Пока искал куда логером подцепиться для отлова RAS, обнаружил, что в схеме 02-го нет "источника" этого сигнала...
Все входы RAS ОЗУшек соединены, а откуда этот RAS берётся, в схеме нету, пришлось по дорожкам искать...
Выход 12 микросхемы D56, на схеме должен ещё соединяться с шиной с обозначением "71" (это и есть RAS).
Посмотрел схему .02. Вижу, что /RAS, который идет на ВУ, формируется на D87.3\08. MX1, формируемый на D56.5\10, отстает от этого /RAS на 30-40 нс, что примерно достаточно для защелкивания адреса строк в РУ6 и РУ5. Не вижу смысла, зачем было бы делать разные /RAS для ВУ и для внутреннего ОЗУ. Но если все же /RAS для РУ6 берется с D56.6\12, то разница между таким /RAS и MX1 всего 15-20 нс (что по справочникам мало для Г), но MX1 еще переключает КП2, т.ч. надо приплюсовать время его переключения к 15-20 нс и суммарно получается достаточное запаздывание.
Где в схеме формируется таинственный сигнал 71 я не нашел, но если в реале нет соединения D56.6\12 c /RAS РУ6, то проще всего предположить, что при рисовании схемы ошиблись в одной цифре - на листе 1 - 51 (c D87), на листе 2 - 71 (на РУ6).

- - - Добавлено - - -

Ну и наличие таких (30-40 нс) разносов сигналов подтверждает необходимость логического анализатора с частотой оцифровки хотя бы 48 МГц, а лучше больше.