Временные диаграммы Вектора

[KTSerg]

Подключил два CASа (от двух разных банков).
ozut - во время тестирования памяти
ozu0 - во время скролинга экрана (ОЗУ не тестируется)

Размеры режет, добавил скриншоты в архив.

Скорее всего да, на микросхеме D59 происходит подмешивание CAS от видеоконтроллера, и на первых скринах этого CASа просто не было.

[Advertiser]

[ivagor]

KTSerg, можно качественные версии куда-нибудь выложить (не могу буквы рассмотреть)?

[KTSerg]

KTSerg, можно качественные версии куда-нибудь выложить (не могу буквы рассмотреть)?

Под миниатюрами архив с полноразмерными...

[ivagor]

Под миниатюрами архив с полноразмерными...

Теперь видно, что и длительность CAS от видеоконтроллера в .02 отличается - 3 вместо 2 в 06Ц.

- - - Добавлено - - -

ozu0 - во время скролинга экрана (ОЗУ не тестируется)

Видны 2 "процессорные" записи и одно процессорное чтение из памяти - похоже они попали в одну из двух оставшихся за кадром линеек ОЗУ

[KTSerg]

...
Видны 2 "процессорные" записи и одно процессорное чтение из памяти - похоже они попали в одну из двух оставшихся за кадром линеек ОЗУ

Сама программа ведь выполняется, команды считываются из ОЗУ, ну и пишется наверное что-то вроде стека...
Сканировал "средние" линейки ОЗУ, к ним проще подключиться...

[KTSerg]

Сканировал D36 Вектор06Ц.
На фоне 12МГц, F1 и F2 подключился к подписанным выходам D36.
Второй скрин, дополнительно снимал CAS с D37 и для фона ЧТЗУ, ЗПЗУ с разъёма "ВУ".

Чувствуется, что частота сканирования 24МГц маловата, иногда явно заметно, что между фронтами импульсов должен быть меньший интервал, а сканер делает шаг около 42нс.

[ivagor]

KTSerg, спасибо!
Меня немного смущают "полтакты" на картинках (у Syntala тоже). Например на 06c_36_37.png есть RAS чтения видео в 3 такта (12 МГц), а есть 3,5 такта. Наверно это погрешность семплирования или что-то в этом духе.

[KTSerg]

Скорее всего погрешность.
Когда делал второй скан, иногда фронты CAS-ов совпадали, иногда был сдвиг на пол-такта, весь CAS1 из D37 отставал.

[svofski]

У меня тоже есть теперь диаграммы. Я захватываю FPGA с порта ВУ и прямо в SignalTap. Без Векторовского клока, семплирующий клок 25 МГц.

Тестовая программа, которая крутится в Векторе (кваза нет, просто так out $10):


Картинка с моими изящными коментариями:

Скрытый текст

[свернуть]

Картинка хорошо, но гораздо интересней самому загрузить VCD файл и повтыкать: vcd


Проанализировать ее мне помогла моя бесценная утилита для шифрации адреса в RA/CA и поворачивания фарша назад: тут.

В двух словах:
RA = {a9,a10,a11,a12,a13,a1,a2,~a14}
CA = {a3,a4,a5,a6,a7,a8,a16,~a15}

[Syntal]

У меня тоже есть теперь диаграммы. Я захватываю FPGA с порта ВУ и прямо в SignalTap. Без Векторовского клока, семплирующий клок 25 МГц.

Случайно не в Altera DE1? А то есть вопросы по подключению.

Картинка с моими изящными коментариями:


Проанализировать ее мне помогла моя бесценная утилита для шифрации адреса в RA/CA и поворачивания фарша назад: [URL="https://github.com/svofski/vector06c-lesshadoks/blob/master/doc/buscaptures/rascas.py"]тут[/

В двух словах:
RA = {a9,a10,a11,a12,a13,a1,a2,~a14}
CA = {a3,a4,a5,a6,a7,a8,a16,~a15}

Что есть RA и CA ? По данным формулам у меня не получается из 928D -> 34. Инверсий чисто физически вроде не должно получаться - по схеме сигналы мультиплексируются по времени и проходят через одни и теже 155КП2.

Я делаю на Altera DE1 VGA-выход, сигналы с ВУ беру. Читалка из памяти корректно работает, добавил запись с Вектора, небольшие глючки на изображении есть. Думал, что запись гребет, а тут Ваша подсказка в виде небольшого теста. У меня из 928D получается 94, делал таким образом {а6,а5,а4,а3,а2,а1,b7,b6} - по схеме Вектора вроде так должно быть. Биты а-байта захватываю по переднему фронту RAS, для b-байта по заднему фронту RAS, а у Вас по переднему фронту STROB - тут не знаю принципиально или нет, и если принципиально, то как правильно.

Сейчас переделал, чтобы получалось 34 - на экране совсем неправильная картинка. Совсем что-то запутался.