Цитата Сообщение от fifan Посмотреть сообщение
На схеме от авторов Экспресса нарисовано всё правильно, на деле разводили как удобнее. Например, входы/выходы ИР12 и РУ5 шли не по порядку, т.е. первой РУ5 соответствовал не 0-й бит шины данных памяти. То же наверное коснулось и ЛП10. Главное что бы вход выбранного буфера 1/6 ЛП10 соответствовал бы по логике буферизированному выходу, т.е. А11 -> A11' и т.д. Чуть попозже просмотрю все цепи ЛП10 и отпишусь.
А теперь понятно. Сигналы перевернули на входе в ЛП10. Выход не совпадает только попиново, но по адресам все верно.