Ну и правильно, и будет писаться мусор если писать его по фронту любого сигнала вместо того чтобы писать по сигналу WR процесссора который гарантированно внутри периода присутствия на ШД данных. Не пойму - в чем вопрос? И не пойму для чего так сделано.Сообщение от andreil
Лучше сделать и жалеть, чем не сделать и жалеть.
Некоторые из моих поделок тут: https://github.com/serge-404
Так сделано для последовательной записи, как понимаю - зажал управление с данными и щёлкай адресом только.
Глянул для CY7C1049B - всё аналогично по диаграммам.
"Байт-48"
Какой такой последовательной записи? Сейчас речь об Орионе, где там такое? Там нет блиттера (а на слух это только на него и похоже), там все пишется так:
единичная запись (только такая и есть) = выставил адрес (это делает CPU) -> выставил данные (это делает CPU) - выдать сигнал WE (это делашь ты от сигнала WR CPU ) - снять данные (это делает CPU) - снять адрес (это делает CPU)
CE может быть всегда выбран т.к. отсечка от шин делается регистрами и шинниками (если схема осталась 1:1 от Ориона).
Лучше сделать и жалеть, чем не сделать и жалеть.
Некоторые из моих поделок тут: https://github.com/serge-404
Я про саму память говорю, а не конкретный случай.
У меня пока что проблема без отсечки по CE, попробую с ней сделать вариант и посмотрю на результаты.
асинхронная SRAM на то и асинхронная, что там всё управление в полтора сигнала, и делается как угодно.
- - - Добавлено - - -
И у нее цикл записи/чтения обычно совпадает с тем что я написал для CPU и ничем не отличается от чтения/записи в любые МСХ-регистры или регистры каких-то БИС типа, к примеру, ВВ55
Последний раз редактировалось Error404; 15.04.2018 в 21:11.
Лучше сделать и жалеть, чем не сделать и жалеть.
Некоторые из моих поделок тут: https://github.com/serge-404
Сейчас вот собрал версию без задержки WE на 20нс - и на экране сразу на порядок больше мусора стало. Вернул назад - мусор есть только во время записи. Так что попробую ещё и в конце сделать отсечку, сейчас примерно так получается по таймингам:
Думаю, как бы этот фронт укоротить.
И всё-таки надо память делать на отдельной подплате - там сразу и ОЗУ и ПЗУ и ROM-диск поместятся.
Сейчас лепить на оставшееся место видеоплаты память означает сразу загнать себя в 4 слоя, поскольку монтаж будет очень плотным. А если их разделить, то и места станет намного больше, как раз для питания хватит.
И подумываю - может на скоростной памяти сэмулировать двухпортовую память? То есть разместить там свой кварц для тактирования (скажем, на 50МГц) и кусок логики для такого фокуса. Подобное решение как раз можно в текущей схеме на ПЛИС проверить.
На еще более скоростной? Как я понимаю, CY7C1049B это 12..15нс (когда по расчетам проходила 55нс), да и та что-то не работает.
Лучше сделать и жалеть, чем не сделать и жалеть.
Некоторые из моих поделок тут: https://github.com/serge-404
Нет, на этой как раз. Сейчас прикинул на бумажке, получилось при такте 100МГц полный цикл в 80нс, из них 2 цикла обращения к памяти по 20нс. Попробую такое смоделировать.
Пока что, в теории, обращения к памяти идут циклом. То есть будет стоять синхронный счётчик для тактов и мелкая логика для управляющих сигналов. Адреса и данные для записи защёлкиваются на входе, а прочитанные данные - на выходе.
Логики будет достаточно много, но в основном это будут регистры на данных (раздельные линии чтения и записи).
А дорогое удовольствие. CY7C1049B на Али в среднем (в партии от 5 штук) по over 200руб за штуку.
Лучше сделать и жалеть, чем не сделать и жалеть.
Некоторые из моих поделок тут: https://github.com/serge-404
Эту тему просматривают: 1 (пользователей: 0 , гостей: 1)
Ваши права
Ответить с цитированием