Лешадок помпе: плата расширения для Вектора-06ц

[svofski]

Кстати, по поводу сигнала ЧТЗУ... В реальном-железном квазидиске этот сигнал заведён только на ПЗУ РЕ3, и если расчехлить её содержимое, то можно заметить, что этот сигнал, точнее его отсутствие, используется только для подтверждения записи в память квази-диска. Т.е. запись осуществляется только при (^ЧТЗУ = 1)&(^WE = 0)&(^CAS = 0), а чтение из квази-диска осуществляется только по сигналу CAS.

Вот. Это из того же все идет, что в обычном DRAM (ну и SRAM) чтение это просто действие по умолчанию и специальной команды не требует. Лучше бы вообще ЧТЗУ не выводили, только с толку сбивает.

какая может быть максимальная задержка между получением сигналов CAS+ЧТЗУ и выдачей байта в ШД для нормальной работы квази-диска в mdos? В микро или наносекундах...

При случае я посмотрю в SignalTap-е сколько проходит от CAS до данных на ШД. Доверять этим показаниям будет нельзя, но как верхняя оценка типа "даже так можно" сойдет.

Тогда же и фотки.

[Advertiser]

[Improver]

Вот. Это из того же все идет, что в обычном DRAM (ну и SRAM) чтение это просто действие по умолчанию и специальной команды не требует. Лучше бы вообще ЧТЗУ не выводили, только с толку сбивает.

Может и так, но по какой-то неведомой причине в той же РЕ3 квази-диска отрабатываются ситуации, когда есть и сигнал на запись WE, и сигнал ЧТЗУ, и тогда приоритетным считается ЧТЗУ.

Хм... Заглянул ещё раз в прошивку РЕ3...

Прошивка

Таблица прошивки формирователя сигналов CAS, WE:
       ________________
        00  08  10  18 
       ________________
        FC  FA  F6  FE 
        FE  FE  FE  FE 
        7C  7A  76  6E 
        7E  7E  7E  7E 
        DC  DA  B6  AE 
        FE  FE  FE  FE 
        FC  FA  F6  EE 
        FE  FE  FE  FE
       ________________

[свернуть]

По адресу 18h стоит значение 0FEh, а это значит, что при обращении к четвёртому банку памяти (11b) и при ЧТЗУ=0, WE=0, CAS=0 не будет производится ни запись, ни чтение... Это правильно, или там просто опечатка и по этому адресу должно быть значение 0EEh?

[Improver]

Может и так, но по какой-то неведомой причине в той же РЕ3 квази-диска отрабатываются ситуации, когда есть и сигнал на запись WE, и сигнал ЧТЗУ, и тогда приоритетным считается ЧТЗУ.

Я извиняюсь -- не учёл ещё одну линию с РЕ3, ту, которая идёт на вход ВШ (DCE) микросхемок К589АП26. В случаях с ЧТЗУ=0 и WE=0, а также в случаях с ЧТЗУ=1 и WE=1, туда подаётся единица, т.е. шинные формирователи передают данные с ШД на микросхемы памяти, но записи нет, потому что при этом на память не подаётся сигнал WE. В этих ситуациях, значит, просто ничего не происходит -- ни чтения, ни записи. Собственно, и опечатка в прошивке РЕ3 ни на что не влияла.

[Syntal]

Ты же сэмплируешь все входные сигналы, какова глубина сэмплируемой последовательности?

[svofski]

Syntal, так одним словом и не ответишь, к тому же боюсь соврать. Для RA/CA я держу 4 отсчета, то есть у меня 4 семпла ШАП держатся. Все стробирующие сигналы проходят через "антидребезг" с памятью на 8 отсчетов: если состояние было стабильное и изменилось, запоминается новое состояние и держится таким, пока не будет сочтено за новое стабильное. Простое семплирование, как обсуждалось несколько страниц назад, ни в каком виде не давало стабильного результата. Может быть я не все способы испробовал.

После того, как получаю низкий уровень на CAS, на следующий клок выдаю сигнал валидности декодированного адреса (вот это я подвинул вчера, чтобы было сразу: это дало положительный сдвиг, но не исправило всех бед). Это одно из условий формирования команды чтения SDRAM.

Поскольку CAS может обгонять ЧТЗУ, а может опаздывать, все это проходит через еще один автомат, который в зависимости от того, что пришло первым, ждет второго и выдает на выходе собственно команду чтения SDRAM.

[ivagor]

Поскольку CAS может обгонять ЧТЗУ, а может опаздывать, все это проходит через еще один автомат, который в зависимости от того, что пришло первым, ждет второго и выдает на выходе собственно команду чтения SDRAM.

Можно чуть-чуть отыграть для варианта прихода cas раньше чтзу - в этом случае можно начинать обращение к сдраму, а когда придет чтзу или зпзу - переходить к соответствующей ветке.

[svofski]

Можно чуть-чуть отыграть для варианта прихода cas раньше чтзу - в этом случае можно начинать обращение к сдраму, а когда придет чтзу или зпзу - переходить к соответствующей ветке.

Любопытная идея. Только вот как быть в другом случае, когда CAS приходит позже — адрес никак не угадать. Ну и вообще сложно, особенно учитывая то, что речь идет о разных клоковых доменах.

К сожалению я не знаю, какие именно ситуации приводят к сходу с рельс. Наверное исходя из того, что mdos20 работает, а T-72 рассыпается, можно сделать какой-то вывод. Как обычно, добавление SignalTap-a все портит, так что на его данные я могу опираться только иногда и очень косвенно.

[ivagor]

как быть в другом случае, когда CAS приходит позже — адрес никак не угадать.

Вобще-то если пришел чтзу, но cas еще нет тоже можно начинать читать. Часть адреса с ras, часть с шавв, остальное будет с cas, когда он придет. Тут я фактически повторяю старую идею, которую ты отверг, но вдруг теперь ты созрел.

Упомяну еще один (очевидный) вариант специально для mdos20. Теперь он не очень нужен, но пусть будет перечислен. Можно 16 Кб A000-DFFF из микродосной области (23h в 10h) держать в циклоне. fdd при этом, как я понимаю, не влезет, но mdos20 fdd и не нужен.

[KTSerg]

... Для RA/CA я держу 4 отсчета, то есть у меня 4 семпла ШАП держатся. Все стробирующие сигналы проходят через "антидребезг" с памятью на 8 отсчетов: если состояние было стабильное и изменилось, запоминается новое состояние и держится таким, пока не будет сочтено за новое стабильное. Простое семплирование, как обсуждалось несколько страниц назад, ни в каком виде не давало стабильного результата. Может быть я не все способы испробовал.
...

А нельзя в "защите от дребезга" учитывать предсказания вероятности появления RAS/CAS ?
Ну к примеру выявить, что ожидаемый сигнал может появляться только в определённом такте машинного цикла...
Я сейчас сам не знаю чего написал...
Но я о том, что может есть какая-то закономерность/зависимость появления ожидаемого сигнала, от фазы/цикла/такта или ещё чего, когда приход сигнала можно с большей вероятностью идентифицировать как "достоверный", а не ждать ещё "4 отсчета" - для уверенности...

[svofski]

KTSerg, они не для уверенности держатся 4 отсчета. Это просто выравнивание времени прихода сигналов. Например, CAS детектировали, знаем, что опоздали на клок, значит взяли значение ШАП 1 клок назад.

Предсказывать это вряд ли.