Для общего улучшения и для исключения ситуации, когда сигнал БЛК будет сформирован позже сигнала RAS (а такое возможно, если сигнал СТЕК будет получен вместе или позже RAS), немного поправил схему:
Теперь буфер Д4 открыт постоянно (может его вообще убрать?), а сигнал RAS получает разрешение по БЛК, также, как и CAS. Это даёт необходимую задержку для нормальной работы Д3.
Полный архив: kd_sram10.7z
Ответить с цитированием
Размещение рекламы на форуме способствует его дальнейшему развитию 
