DRAM SDRAM DDR2/3/4/5

[bigral]

К тому же для DDR используется аппаратный контроллер, где нет контроля цикла рефреша, который может наступить в любой момент - это еще задержка на те же 20-25 циклов. То есть грубо говоря а общем случае порядка 40-50 циклов может уходить на выбор одной произвольной ячейки.

Это как я понимаю речь именно про MISTer железо. А можно ли отказаться от использования встроенного железного DDR3 контроллера и заменить его на vhdl реализацию с "равномерным" и "детерменированным" распределением торможения в следствии refresh-a и доступа со стороны arm-a? Ну так чтобы retro core имел гарантированную скорость произвольного доступа.

По сути это привязка всей схемы к clk domain-у ddr контроллера со строго определенными time slots.

А по другому ассинхронному варианту - 800mhz /50 раз задержки = 16mhz... что теоретически говорит о том что "в худшем случае" частота в 16mhz таки достижима.